JPS61164262A - 半導体装置 - Google Patents

半導体装置

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JPS61164262A
JPS61164262A JP60006216A JP621685A JPS61164262A JP S61164262 A JPS61164262 A JP S61164262A JP 60006216 A JP60006216 A JP 60006216A JP 621685 A JP621685 A JP 621685A JP S61164262 A JPS61164262 A JP S61164262A
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JP
Japan
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conductivity type
polycrystalline silicon
base
layer
single crystal
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JP60006216A
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Shigeru Komatsu
茂 小松
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Original Assignee
Toshiba Corp
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    • H01L29/732—Vertical transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に高速動作又は高周波動
作の可能なバイポーラ型半導体装置に係る。
〔発明の技術的背景とその問題点〕
従来からバイポーラ型半導体装置の高速・高周波能力を
向上させるために種々の技術が提案されている。これら
の技術としては、多結晶シリコンをベース領域の取出し
電極として用いるスーパーセルファライン（Ｓｕｐｅｒ
　　５ｅｌｆＡｌｉａｎｅｄ）構造と埋込み酸化膜（ト
レンチアイソレーション）技術との組合わせ、又は選択
エピタキシャル技術等が知られている。（前者に関する
ものとしては例えば、”　Ｑ　ｉｇａｂｉｔ　　Ｌ　ｏ
ｇｉｃ　　Ｂ　１ｐｏｌａｒ　　Ｔ　ｅｃｈｎｏｌｏｇ
ｙ　：　Ａ　ｄｖａｎｃｅｄ’　３　ｕｐｅｒ　　３　
ｅｌｆ−Ａｌ　ｉｇｎｅｄ　　ｐ　ｒ。
ｃｅｓｓ　　Ｔ　ｅｃｈｎｏｌｏｇｙ”、　Ｅ　１ｅｃ
ｔｒｏｎｉｃｓ　　１　ｅｔｔｅｒｓ。
ｖｏｌ、１９．　Ｎｏ１８　（１９８３）　：　”１，
２５〃ｍ　　ＤｅｅＤ−Ｇｒｏｏｖｅ−Ｉｓｏｌａｔｅ
ｄＳｅｌｆ−Ａｌｉｇｎｅｄ　　ＥＣＬＣｉｒｃｕｉｔ
ｓ　　”　、　　Ｉ　５ＳＣＣ８２，Ｉ　ＢＭ　；　Ｓ
、Ｋ。
Ｗｉｅｄｍａｎｎ　、　　”５ｔａｔｕｓ　ａｎｄ　Ｔ
ｒｅｎｄｓ　ｏｆ　　ｌ　２　　Ｌ／ＭＴＬ　　　Ｔｅ
ｃｈｎｏｌｏｇｙ”、　　ＩＥＤＭ　　Ｔｅｃｈ、［）
ｉ（］、、ｌ１ｌ）、４７−５０　（１９８３）等、後
者に関するものとしては例えば、Ｈ，Ｊ　、　Ｖｏｓｓ
　ｅｔ　ａｌ、。
“Ｄｅｖｉｃｅ　ｌ５ｏｌａｔｉｏｎ　　Ｔｅｃｈｎｏ
ｌｏｇｙ　ｂｙ　　５ｅｌｅｃｔｉｖｅ　　Ｌ　ｏｗ　
−ｐ　ｒｅｓｓｕｒｅ　５ｉｌｉｃｏｎ　　Ｅ　ｐｉｔ
ａｘｙ”　。
ＩＥＤＭ　　Ｔｅｃｈ、Ｄｉ−ｏ、　、　ｌ）ｐ、　３
５−３８　（１９８３）等、両者の技術を含むものとし
ては例えば、Ｎ、　０ｈ−ｕｃｈｉ　ｅｔ　ａｌ、、　
　“Ａ　　Ｎｅｗ　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　Ｔ
ｒａｎｓｉｓｔｏｒ　３　ｔｒｕｃｔｕｒｅ　ｆｏｒ　
　Ｈｉｇｈ−８ｐｅｅｄ　ａｎｄ　　ｌｏｗ−Ｐｏｗｅ
ｒ　　３ｉｐｏｌａｒ　　Ｌｓ　Ｉ’　ｓ　”　。
ＩＥＤＭ　　Ｔｅｃｈ、Ｄｉｏ、　、　ｐｐ、　５５−
５８　（１９８３）等が知られている。〉 ベース取出し電極として多結晶シリコンを用いたスーパ
ーセルファライン構造（Ｎ、　５ａｓａｋｉ　ｅｔａｌ
、、“３ｉｐｏｌａｒ　　Ｐｒｏｃｅｓｓ　　ｌｅｃｈ
ｎｏｌｏｇｙ　Ｅｖａｌｕａｔｉｏｎ　ｂｙ　　３−　
［）　ｉｍｅｎｔｉｏｎａｌ　　［）　ｅｖｉｃｅ　３
　ｔｍｕｌａｔｉｏｎ　”　、　　Ｉ　ＥＤＭ　　Ｔｅ
ｃｈ、ＤｉＯ，、ＤＤ、　５４６−５４９　（１９８３
））では、ベース−エミッタ間の接合容量が低減化され
、小電流により動作させることが可能となっている。ま
た、ベース抵抗（ｒｂｂ′）についてもエミッタ領域と
ベース電極取出し開孔部とを接近させた構造とすること
により、従来の１／２にまで低減させたものとなってい
る。
ところで、上記のような高速バイポーラ型半導体装置に
おいては、第４図に示す如くデバイス定数のうちｒｂｂ
−が、回路ス゛ビードに影響を与える割合（感度係数）
が最も大きいものとなる（外材、山崎、“超高速ＥＣＬ
ロジックＨＤ１００にシリーズの開発と量産化″日立評
論、　６４．　ｐｐ、　５９−６２　（１９８２））。
このため、ｒｂｂ′をより一層低減することが要望され
ている。ところが、ベース領域取出し用電極として多結
晶シリコンを用いた場合には、その層抵抗値が数十〜数
百Ω／口であるため、現状の構造では更に微細化を図る
以外にはｒｂｂ’　　を低減化させることは困難である
。
また、上記のスーパーセルファライン構造において、ベ
ース領域取出し用電極として多結晶シリコンの代わりに
、例えばＭＯ又はＭＯＳｉ２のように層抵抗値の低い高
融点金属又は高融点金属シリサイドを用いることにより
、ベース抵抗ｒｂｂ−の低減□化を図るという提案もあ
る。しかし、これらの提案は、具体的には実現されてい
ない。その理由は、これらの材料ではベース領域とのオ
ーミックコンタクトが困難である、あるいはこれらの材
料を外部ベース領域形成用の拡散源とすることが困難で
あるということによる。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものであり、ベース
抵抗を大幅に低減化することにより、高速又は高周波能
力の向上したバイポーラ型の半導体装置を提供しようと
するものである。
〔発明の概要〕 本発明の半導体装置は、第１導電型の半導体基゛　板及
び該半導体基板表面に選択的に形成された第２導電型の
高濃度拡散層上を被覆する絶縁膜に選択的に形成された
開孔部内に埋設され、前記第２−５′− 導電型の高濃度拡散層と接続された第２導電型の単結晶
半導体層と、前記絶縁膜の表面領域に埋設され、前記単
結晶半導体層と接続された第１導電型の不純物を含む半
導体層（例えば多結晶シリコン層）及び該半導体層と接
続された低抵抗導電層（例えば高融点金属又、は高融点
金属シリサイド）と、前記第１導電型の不純物を含む半
導体層に隣接する前記単結晶半導体層内に形成された第
１導電型の高濃度拡散層と、該第１導電型の高濃度拡散
層に隣接する前記単結晶半導体層内□に形成された第１
導電型の拡散層と、該第１導電型の拡散層内に形成され
た第２導電型の拡散層とを具備したことを特徴とするも
のである。
このような半導体装置によれば、ベース領域取出し用電
極となる第１導電型の不純物を含む半導体層及び低抵抗
導電層のうち、単結晶半導体層内に形成される第１導電
型の高濃度拡散層（外部ベース領域）と接続される半導
体層（なお、この半導体層は拡散源としても用いられる
）は例えば多結晶シリコンとすることにより良好なオー
ミック−〇− コンタクトを得ることができ、また取出し用電極の他の
部分は例えば高融点金属又は高融点金属シリケイトとす
ることにより、ベース抵抗を大幅に低減することができ
る。したがって、従来のバイポーラ型半導体装置よりも
大幅に高速又は高周波能力を向上することができる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｍ）に示す製
造方法を併記して説明する。
まず、比抵抗２０〜５０Ω・ｃｍのＰ型シリコン基板１
表面の一部に選択的に例えばｓｂを拡散することにより
Ｎ＋型型埋力領域２を形成する。次に、全面に膜厚０，
５　ｐｎのＣＶＤ酸化膜３を堆積する。つづいて、スパ
ッタ法により全面に０．５　蝉のＭＯＳｉ２膜を堆積し
た後、パターニングしてＭｏ５ｉ２１１！Ｊパターン４
を形成する。このＭＯＳ　ｉ２膜パターン４は最終的に
その一部が残存されてベース取出し用電極の一部として
用いられる。また、このＭｏ５ｉ２膜パターン４は約２
Ω・ｃｍのシート抵抗値を有する（第１図（ａ）図示）
。つづいて、全面に膜厚１〜２ｐｒｎのＣＶＤ酸化膜５
を堆積し、更に全面にホトレジスト６を塗布する（同図
（ｂ）図示）。つづいて、ホトレジスト６及びＣＶＤ酸
化膜５を反応性イオンエツチング（ＲＩＥ）法により、
はぼ同一のエツチング速度となるような条件で全面エッ
チバックして、Ｍｏ８ｉ２膜パターン４及びＣＶＤ酸化
膜５の表面を平坦化する。この結果、Ｍｏ８ｉ２膜パタ
ーン４は酸化膜中に埋込まれた状態となっている（同図
（Ｃ）図示）。
次いで、反応性イオンエツチング（ＲＩＥ）法又はケミ
カルドライエツチング（ＣＤＥ）法を用いて、前記ＭＯ
８１２膜パターン４のほぼベース、エミッタ領域形成予
定部上に対応する部分を選択的にエツチングして、幅４
ｕ！ｎの開孔部７を形成し、Ｍｏ８ｉ２膜パターン４′
を残存させる（同図（ｄ）図示）。つづいて、ＬＰＣＶ
Ｄ法により全面に膜厚０．５譚の多結晶シリコン膜８を
堆積する。
つづいて、ボロンを加速エネルギー３０〜４ＱｋｅＶ１
ドーズ量１０”　〜１０１６ｃｍ′２の条件でイオン注
入した後、Ｎ２雰囲気中、、８００〜１０００′Ｃで熱
処理し、ボロンを活性化する。この際、ボロンは非常に
速い速度で拡散して多結晶シリコン膜８中で均一に分布
し、約５０〜５００Ω／口のシート抵抗値を示す（同図
＜Ｗ）図示）。つづいて、ＲＩＥ法により多結晶シリコ
ン膜８をエツチングし、Ｍｏ８ｉ２膜パターン４′の側
壁に多結晶シリコン膜８′を残存させる（同図（ｆ）図
示）。
次いで、図示しないホトレジストパターンを形成した後
、このホトレジストパターン、残存した多結晶シリコン
膜８−及びＭｏ８ｉ２膜パターン４−をマスクとして、
再びＲＩＥ法によりＣＶＤ酸化膜５．３をエツチングし
、ベース、エミッタ領域形成予定部及びコレクタ取出し
領域予定部に開孔部９．１０を形成する（同図（０）図
示）。
つづいて、選択エピタキシャル技術により開孔部９．１
０内の前記埋込み領域２上に膜厚１腐のＮ型車結晶シリ
コン層１１を、ＣＶＤ酸化膜５、Ｍ○Ｓｉ２膜パターン
８−及び多結晶シリコン膜４′上に膜厚０．３　、ｌｆ
ｆ１の多結晶シリコン層１２をそれぞれ形成する。なお
、これらの比抵抗は１．５〜２．００・ｃｍの値である
。また、図中の破線は単結晶シリコン層１１と多結晶シ
リコン層１２との境界、すなわち遷移領域を示している
。つづいて、コレクタ取出し領域となる単結晶シリコン
層中に選択的に例えばリンをイオン注入した後、アニー
ルを行ない、前記埋込み領域２に達するＮ＋＋コレクタ
取出し領域１３を形成する。これと同時に残存した多結
晶シリコン１１４−からボロンを拡散させて幅０．５　
、ＩＩＩＷ程度のＰ＋型外部ベース領域１４を形成する
（同図（ｈ）図示）。
次いで、熱酸化を行ない、単結晶シリコン層及び多結晶
シリコン層の表面に膜厚０．１譚の熱酸化膜１５を形成
し、更にＣＶＤ法により全面に膜厚ｏ、ｉ　蝉の窒化シ
リコン膜１６を堆積する。つづいて、全面に図中破線で
示すように約２μｍの厚さのホトレジストを塗布し、ベ
ータ処理した後、ＲＩＥ法により全面エッチバックを行
ない、前記開孔部９．１０に対応する単結晶シリコン層
１１上及びコレクタ取出し領域１３上の凹部にのみ熱酸
化膜１５及び窒化シリコン膜１６を介してホトレジスト
１７を残存させる（同図（ｉ＞図示）。つづいて、残存
したホトレジスト１７をマスクとしてＣＤＥ法により露
出した窒化シリコン膜１６を除去し、更に希フッ酸液を
用いて露出した熱酸化膜１５を除去した後、ホトレジス
ト１７を除去する。
つづいて、残存した窒化シリコン膜１６を耐酸化性マス
クとして水素燃焼酸化雰囲気中、９５０〜１０００’Ｃ
で選択酸化を行ない、前記多結晶シリコン層１２の大部
分及び単結晶シリコン層の一部を熱酸化膜１８に変換す
る（同図（ｊ）図示）。
次いで、残存した窒化シリコン膜１６を除去する。つづ
いて、コレクタ取出し領域１３上を覆うようにホトレジ
ストパターン１９を形成した後、このホトレジストパタ
ーン１つ及び前記熱酸化膜１８をマスクとして、前記熱
酸化膜１５を通してボロンを加速エネルギー３０〜４０
ｋｅＶ、ドーズ量１〜２Ｘ１０”０ｍ４の条件でイオン
注入する。
つづいて、前記ホトレジストパターン１９を除去シタ後
、Ｎ２雰囲気中、８００〜１ｏＯＯ′Ｃで熱処理を行な
い、Ｐ型活性ベース領域２０を形成する（同図（ｋ）図
示）。つづいて、前記熱酸化膜１５をウォッシュアウト
して、幅約　Ｑのエミッタ開孔部を窓開けする。つづい
て、ヒ素又はリンを加速エネルギー４０〜８０　ｋｅＶ
　、ドーズ量５×１０”　〜２Ｘ１０１６ｃｍ”の条件
でイオン注入した後、例えばドライ酸素雰囲気中で熱処
理を行ない、不純物を活性化させ、所望の電流増幅率β
が得られるように制御してＮ＋型エミッタ領域２１を形
成する（同図（り）図示）。つづいて、つづいて、前記
熱酸化膜１８の一部を選択的にエツチングしてベース電
極用のコンタクトホールを開孔した後、電極形成の前処
理を行なう。つづいて、スパッタ法により全面に例えば
膜厚１１ｕｒＬのＡ／２−８ｉ（１，２％）膜を蒸着し
た後、パターニング及びシンター処理を行ｄいエミッタ
電極２２、ベース電極２３及びコレクタ電極２４を形成
し、バイポーラトランジスタを製造する　（同図（ｍ）
図示）。
上記のようにして製造された第１図（ｍ）図示のバイポ
ーラトランジスタにおいては、多結晶シリコン膜８′が
単結晶シリコン層とＭＯ８ｉ２膜４′とのバッファ層と
して良好なオーミックコンタクトを可能にする作用を有
するとともに、Ｐ＋型外部ベース領域１４形成用の拡散
源ともなっている。すなわち、このような構造では、多
結晶シリコン膜８′とＭｏＳｉ２膜パターン４′とから
なるベース領域取出し用電極の大部分を単結晶シリコン
層との間で良好なオーミックコンタクトを得ることが困
難なＭＯ８ｉ２膜パターン４′で構成しても、両者の間
に多結晶シリコン膜８′が介在まれでいるので、良好な
オーミックコンタクトを得ることができる。しかも、ベ
ース領域取出し用電極の大部分はシート抵抗値の小さい
ＭＯＳ　＋２膜パターン４−であるので、ベース抵抗を
大幅に低減することができる。したがって、従来のバイ
ポーラ型半導体装置よりも大幅に高速又は高周波能力を
向上することができる。□ 上述したベース抵抗の低減効果を第３図を参照して更に
詳細に説明する。なお、第３図はエミッタストライプ長
が４　ａｍのバイポーラトランジスタのベース、エミッ
タ領域及びベース電極のコンタ　　−クトホールの部分
を示す平面図であり、Ｗ　＝　８　ｔｍ、多結晶シリコ
ン膜８−とベース電極２３用のコンタクトホールとの間
の距離ｎ＝４．５ｐｒＬとする。
第３図において、Ｐ型活性ベース領域のシート抵抗値は
１にΩ／口、Ｐ＋型外部ベース領域１４のシート抵抗値
は５０Ω／口で従来の構造のものも本願のものも同一で
あるとする。従来の構造のものと本願のものとの相違は
、多結晶シリコン膜８′とベース電極用のコンタクトホ
ールとの間がシート抵抗値ρ１＝１００Ω／口の多結晶
シリコンに代わりにシート抵抗値ρ２＝２Ω／口のＭ０
３ｉ２膜パターン４−となったことである。
したがって、ベース抵抗ｒｂｂ＝の低減分は以下のよう
に近似することができる。
Δｒｂｂ−＝　＜りｓ　−ρ２　）　ｎ／ｗ＝９８Ｘ４
．５／８ ’＝＝　５５０ 実際には、ベース領域全体がＭＯ８ｉ２膜パターン４−
で囲まれているので、ベース抵抗は更に低減化される。
したがって、従来の構造ではｒｂｂ−−１５０Ωであっ
たのに対し、本願の構造ではｒｂｂ’″茄８０Ωと約１
／２となる。なお、このようなベース抵抗の低減効果は
、エミッタストライプ長が短くなれば／！、／Ｗが大と
なるため、より大きくなる。
なお、上記実施例では第１図（Ｒ）及び（ｍ＞の工程で
エミッタ領域２１及びエミッタ電極２２を形成する際、
つＡツシコトエミツタ技術を用いたが、この構造ではベ
ース−エミッタ間でショー１へ不良が生じるおそれがあ
る。これを防止するために、例えば第２図に示す如く活
性ベース領域２０形成後、Ｎ型不純物を含む多結晶シリ
コン膜パターン２５を形成し、全面に保護膜２６を堆積
した後、前記多結晶シリコン膜パターン２５から不純物
を拡散させてエミッタ領域２１を形成し、更にコンタク
トホール開孔後、電極の形成を行なうようにしてもよい
。
〔発明の効果］ 以上詳述した如く本発明によれば、ベース抵抗を大幅に
低減することにより、高速又は高周波能力の向上したバ
イポーラ型の半導体装置を提供できるものである。
【図面の簡単な説明】
第１図（ａ）〜（ｍ）は本発明の実施例におけるバイポ
ーラトランジスタを得るための製造工程を示す断面図、
第２図は本発明の他の実施例におけるバイポーラトラン
ジスタの断面図、第３図は本発明の実施例におけるバイ
ポーラトランジスタの平面図、第４図はデバイス定数と
感度係数との関係を示す棒グラフである。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋＋埋込み領域
、３・・・ＣＶＤ酸化膜、４．４−・・・ＭＯ８ｉ２膜
パターン、５・・・ＣＶＤ酸化膜、６・・・ホトレジス
ト、７・・・開孔部、８．８′多−晶シリコン膜、９．
１０・・・開孔部、１１・・・単結晶シリコン層、１２
・・・多結晶シリコン層、１３・・・Ｎ＋＋コレクタ取
出し領域、１４・・・Ｐ＋型外部ベース領域、１５・・
・熱酸化膜、１６・・・窒化シリコン膜、１７・・・ホ
トレジスト、１８・・・熱酸化膜、１９ボ］〜レジスト
パターン、２０・・・Ｐ型活性ベース領域、２１・・・
Ｎ＋型型板ミッタ領域２２・・・エミッタ電極、２３・
・・ベース電極、２４・・・コレクタ電極、２５・・・
多結晶シリコン膜パターン、２６・・・保護膜。 出願人代理人　弁理士　鈴江武彦 １７一 １　　　　　　　≧　　　　　　　５ Ｌｒ１ｃ’＋つ 手続ネ…正書（方式） １．事件の表示 特願昭６０−６２１６号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係　　　　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号第　１７森ビル〒１
０５　　電話　０３　（５０２）３１８１　（大代表）
７、補正の内容 （１）明細書第２頁第１６行から第３頁第１５行にかけ
て、「（前者に関する・・・　・・・知られている。 ）」とあるを下記の通り訂正する。 記 〔前者に関するものとしては例えば、゛ギガビット論理
バイポーラ技術：進歩したスーパーセルファラインプロ
セス技術″、エレクトロニツクス・レターズ、第１９巻
、第１８号（１９８３）。 （“Ｑ　ｉｇａｂｉｔ　　ｌ　ｏｇｉｃ　　Ｂｉｐｏｌ
ａｒ　　Ｔｅｃｈｎｏｌｏｇｙ　：Ａｄｖａｎｃｅｄ　
５ｕｐｅｒ　　５ｅｌｆ−Ａｌｉｏｎｅｄ　　Ｐｒｏｃ
ｅｓｓＴ　ｅｃｈｎｏｌｏｏｙ″’　、　Ｅ　１ｅｃｔ
ｒｏｎｉｃｓ　　１ｅｔｔｅｒｓ、　ｖｏｌ。 １９、〜ｏ　１８　（１９８３）　）　；　”１．２５
１Ｊｍの深い溝分離されたセルファラインＥＣＬ回路″
、アイ・ニス・ニス・シー・シー８２．アイ・ビー・エ
ム。 （”１．２５譚Ｄｅｅｐ−Ｇｒｏｏｖｅ−）　５ｏｌａ
ｔｅｄ　３ｅｌｆ−Ａｌｉｇｎｅｄ　　ＥＣＬ　　Ｃ１
ｒｃｕｉｔｓ”、　　ｌ５ＳＣＣ８２゜ＩＢＭ）；ニス
・ケイ・ウィードマン、”Ｉ２Ｌ／ＭＴＬ技術の現状と
傾向″、アイ・イー・ディー・エム　テクニカルダイジ
ェスト、ｌｌ１１．４７−５０（１９８３）　　。　（
３，Ｋ、Ｗｉｅｄｍａｎｎ　　。 ”３ｔａｔｕｓ　　ａｎｄ　　Ｔｒｅｎｄｓ　　ｏｆ　
　　Ｔ　２　　Ｌ　／Ｍ　Ｔ　ＬＴｅｃｈｎｏｌｏＯＶ
　　”　、　　Ｔ　ＥＤＭ　　　Ｔｅｃｈ、Ｄｉｏ、　
　、　　ｐＨ。 ４７−５０　（１９８３）’）等、後者に関するものと
しては例えば、エイチ・ジエイ・ボスら、“選択的な低
圧シリコンエピタキシーによる素子分離技術″、ファイ
イー・ディー・エム　テクニカルダイジェスト、ｐｐ、
３５−３８　（１９８３）。 （Ｈ，Ｊ、　ＶＯ３５ｅｔ　ａｌ、、　　”［）ｅｖｉ
ｃｅ　ｌ５ｏｌａｔｉｏｎＴ　ｅｃｈｎｏｌｏｇｙ　ｂ
Ｖ　　Ｓ　ｅｔｅｃｔｔｖｅ　　Ｌ　ＯＷ−Ｐ　ｒｅｓ
ｓｕｒｅ３ｉ１ｉｃｏｎ　　Ｅｐｉｔａｘｙ”、　　Ｉ
ＥＤＭ　　Ｔｅｃｈ、Ｄｉｇ、、ｐｐ、３５−３８　（
１９８３））等、両者の技術を含むものとしては例えば
、エヌ・オオウチら。 ゛高速、低電力バイポーラＬＳＩのための新しいセルフ
ァライントランジスタ構造″、アイ・イー・ディー・エ
ム　テクニカルダイジェスト、　ｐｐ。 ５５−５８　（１９８３）。（Ｎ、　０ｈ−ｕｃｈｉ　
ｅｔ　ａｔｏ、“Ａ　　Ｎ　ｅｗ　　Ｓ　ｅｌｆ−Ａ　
ｌ　１ｏｎｅｄ　　Ｔ　ｒａｎｓｉｓｔｏｒＳｔ、ｒｕ
ｃｔｕｒｅ　ｆｏｒ　　Ｈｉａｈ−８ｐｅｅｄ　ａｎｄ
　　ＬＯＷ−ＰＯＷｅｒ　　Ｂｉｐｏｌａｒ　　ＬＳＩ
’　ｓ　”、　　ＩＥＤＭ　　Ｔｅｃｈ。 Ｄｌｐ、、１）ｌ）、５５−５８　（１９８３））等が
知られている。〕 （２明細書第３頁第１７行から第４頁第１行にかけて、
［（Ｎ、３ａｓａｋｔ　−・−−（１９８３）　）Ｊと
あるを下記の通り訂正する。 記 （エヌ・ササキら、゛３次元デバイスシミュレーション
によるバイポーラプロセス技術の評価″。 アイ・イー・ディー等エム　テクニカルダイジェスト、
Ｉ）り、５４．６−５４９　（１９８３）。（Ｎ。 ５ａｓａｋｉ　ｅｔ　ａｌ、、　　”３ｉｐｏｌａｒ　
　Ｐｒｏｃｅｓｓ　　Ｔｅｃｈｎｏｌｏｏｙ　Ｅｖａｌ
ｕａｔｉｏｎ　ｂｙ　　３−Ｄｉｍｅｎｔｉｏｎａｌ　
　Ｄｅｖｉｃｅ　３　ｔｍｕｌａｔｌｏｎ　”　、　　
Ｉ　Ｅ　ＤＭ　　ｌ”ｅｃｈ、［）　ｉｇ、　。

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板及び該半導体基板表面に
    選択的に形成された第２導電型の高濃度拡散層上を被覆
    する絶縁膜に選択的に形成された開孔部内に埋設され、
    前記第２導電型の高濃度拡散層と接続された第２導電型
    の単結晶半導体層と、前記絶縁膜の表面領域に埋設され
    、前記単結晶半導体層と接続された第１導電型の不純物
    を含む半導体層及び該半導体層と接続された低抵抗導電
    層と、前記第１導電型の不純物を含む半導体層に隣接す
    る前記単結晶半導体層内に形成された第１導電型の高濃
    度拡散層と、該第１導電型の高濃度拡散層に隣接する前
    記単結晶半導体層内に形成された第１導電型の拡散層と
    、該第１導電型の拡散層内に形成された第２導電型の拡
    散層とを具備したことを特徴とする半導体装置。
  2. （２）低抵抗導電層が高融点金属又は高融点金属シリサ
    イドであることを特徴とする特許請求の範囲第１項記載
    の半導体装置。
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