JPS63193562A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPS63193562A JPS63193562A JP62025728A JP2572887A JPS63193562A JP S63193562 A JPS63193562 A JP S63193562A JP 62025728 A JP62025728 A JP 62025728A JP 2572887 A JP2572887 A JP 2572887A JP S63193562 A JPS63193562 A JP S63193562A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、バイポーラトランジスタに係り、特に集積回
路用の超小型のバイポーラトランジスタの製造方法に関
する。
路用の超小型のバイポーラトランジスタの製造方法に関
する。
（従来の技術）
超小型のバイポーラトランジスタの製造方法として、不
純物ドープ多結晶シリコン膜を、外部ベース層の不純物
拡散源として用いると同時に、ベース電極引出し用とし
て用い、またこの多結晶シリコン膜の一部に開口を設け
てエミッタ層とベース層を自己整合的に形成する方法が
知られている（例えば、Ｓ、 Ｎｏｎａｋａ ａｔ ａ
ｌ 、 ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏ
ｆ ｔｈＯｌａｔｈ Ｃｏｎｒ、 ｏｎＳ ｏｌ
ｉｄ Ｓ ｔａｔｃ Ｄ ｃｖｉｃｅｓ ａｎｄ
Ｍ ａｔｅｒｉａｌｓ。
純物ドープ多結晶シリコン膜を、外部ベース層の不純物
拡散源として用いると同時に、ベース電極引出し用とし
て用い、またこの多結晶シリコン膜の一部に開口を設け
てエミッタ層とベース層を自己整合的に形成する方法が
知られている（例えば、Ｓ、 Ｎｏｎａｋａ ａｔ ａ
ｌ 、 ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏ
ｆ ｔｈＯｌａｔｈ Ｃｏｎｒ、 ｏｎＳ ｏｌ
ｉｄ Ｓ ｔａｔｃ Ｄ ｃｖｉｃｅｓ ａｎｄ
Ｍ ａｔｅｒｉａｌｓ。
１９８４、 ｐ、２０９〜２１２参照）。この従来法の
概略を説明すると、まず半導体基板上に絶縁膜を介して
不純物ドープの第１層多結晶シリコン膜を堆積して、こ
の多結晶シリコン膜に所定の開口を開ける。
概略を説明すると、まず半導体基板上に絶縁膜を介して
不純物ドープの第１層多結晶シリコン膜を堆積して、こ
の多結晶シリコン膜に所定の開口を開ける。
次いでこの多結晶シリコン膜をマスクとして絶縁膜をエ
ツチングし、基板面を露出させる。この際、絶縁膜を横
方向にオーバーエツチングして第１層多結晶シリコン膜
の下にアンダーカットを形成する。この後、アンドープ
の第２層多結晶シリコン膜を堆積し、これをエツチング
してアンダーカット部にのみ埋込む。そして熱酸化して
多結晶シリコン膜表面および基板表面に酸化膜を形成す
ると同時に、第１層多結晶シリコン膜の不純物を第２層
多結晶シリコン膜を介して基板面に拡散させて、外部ベ
ース層を形成する。更に、開口部から不純物をドープし
て内部ベース層を形成し、次いで、開口側壁に側壁残し
の技術を用いてアンドープ多結晶シリコン膜を選択的に
形成して開口径を小さくし、この開口から、不純物ドー
プ多結晶シリコン膜を用いてベース層に自己整合された
エミッタ層を形成する。この後必要な端子電極を形成す
る。
ツチングし、基板面を露出させる。この際、絶縁膜を横
方向にオーバーエツチングして第１層多結晶シリコン膜
の下にアンダーカットを形成する。この後、アンドープ
の第２層多結晶シリコン膜を堆積し、これをエツチング
してアンダーカット部にのみ埋込む。そして熱酸化して
多結晶シリコン膜表面および基板表面に酸化膜を形成す
ると同時に、第１層多結晶シリコン膜の不純物を第２層
多結晶シリコン膜を介して基板面に拡散させて、外部ベ
ース層を形成する。更に、開口部から不純物をドープし
て内部ベース層を形成し、次いで、開口側壁に側壁残し
の技術を用いてアンドープ多結晶シリコン膜を選択的に
形成して開口径を小さくし、この開口から、不純物ドー
プ多結晶シリコン膜を用いてベース層に自己整合された
エミッタ層を形成する。この後必要な端子電極を形成す
る。
このとき第１層多結晶シリコン膜はベース電極の一部と
して用いる。
して用いる。
この従来法では、第２層多結晶シリコン膜がアンドープ
であり、そのままこれをエツチングするため、第１層多
結晶シリコン膜のアンダーカット部への埋まり具合の制
御が難しい。またアンダーカット部に埋め込まれる第２
層多結晶シリコン膜の開口端面は急峻になり、この後熱
酸化膜を形成した時にこの開口端面での酸化膜形成によ
り応力が発生して基板に歪みを与える。このため、トラ
ンジスタのリーク電流が発生し易くなる。また、エミッ
タ幅を狭くするために第１層多結晶シリコン膜の開口側
壁に更に多結晶シリコン膜を形成する、という工程が必
要であり、工程が複雑であった。
であり、そのままこれをエツチングするため、第１層多
結晶シリコン膜のアンダーカット部への埋まり具合の制
御が難しい。またアンダーカット部に埋め込まれる第２
層多結晶シリコン膜の開口端面は急峻になり、この後熱
酸化膜を形成した時にこの開口端面での酸化膜形成によ
り応力が発生して基板に歪みを与える。このため、トラ
ンジスタのリーク電流が発生し易くなる。また、エミッ
タ幅を狭くするために第１層多結晶シリコン膜の開口側
壁に更に多結晶シリコン膜を形成する、という工程が必
要であり、工程が複雑であった。
（発明が解決しようとする問題点）
以上のように、多結晶シリコン膜を不純物拡散源として
用いて外部ベース層を形成、し、更にこの多結晶シリコ
ン膜を残して、ベース層に自己整合的にエミッタ層を形
成するという従来の超小型トランジスタの製造方法では
、アンダーカット部に多結晶シリコン膜を埋込む際のエ
ツチングの制御が難しく、また応力歪みに起因するリー
ク電流が増大しやすく、工程も複雑である、といった問
題があった。
用いて外部ベース層を形成、し、更にこの多結晶シリコ
ン膜を残して、ベース層に自己整合的にエミッタ層を形
成するという従来の超小型トランジスタの製造方法では
、アンダーカット部に多結晶シリコン膜を埋込む際のエ
ツチングの制御が難しく、また応力歪みに起因するリー
ク電流が増大しやすく、工程も複雑である、といった問
題があった。
本発明は、この様な問題を解決したバイポーラトランジ
スタの製造方法を提供することを目的とする。
スタの製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の方法はまず、第１導電型の半導体基板上に絶縁
膜を介して不純物ドープの第１層多結晶シリコン膜を堆
積し、これに所定の開口を開けてこの多結晶シリコン膜
をマスクとして絶縁膜をエツチングして基板面を露出さ
せる。次いでアンドープの第２層多結晶シリコン膜を堆
積し、これをエツチングする前に熱処理を行って第１層
多結晶シリコン膜の不純物を第２層多結晶シリコン膜の
一部に拡散すると同時に基板に拡散して第２導電型の外
部ベース層を形成する。この後、第２層多結晶シリコン
膜のアンドープ領域を、不純物ドープ領域に対してエツ
チング選択比の大きいエツチング法によりマスクなしで
選択的にエツチング除去して基板面を露出させる。そし
て多結晶シリコン膜および基板表面に熱酸化膜を形成し
、次いで開口部から不純物をドープして内部ベース層を
形成し、更にこれに自己整合的にエミッタ層を形成する
。
膜を介して不純物ドープの第１層多結晶シリコン膜を堆
積し、これに所定の開口を開けてこの多結晶シリコン膜
をマスクとして絶縁膜をエツチングして基板面を露出さ
せる。次いでアンドープの第２層多結晶シリコン膜を堆
積し、これをエツチングする前に熱処理を行って第１層
多結晶シリコン膜の不純物を第２層多結晶シリコン膜の
一部に拡散すると同時に基板に拡散して第２導電型の外
部ベース層を形成する。この後、第２層多結晶シリコン
膜のアンドープ領域を、不純物ドープ領域に対してエツ
チング選択比の大きいエツチング法によりマスクなしで
選択的にエツチング除去して基板面を露出させる。そし
て多結晶シリコン膜および基板表面に熱酸化膜を形成し
、次いで開口部から不純物をドープして内部ベース層を
形成し、更にこれに自己整合的にエミッタ層を形成する
。
（作用）
本発明の方法では、アンドープの第２層多結晶シリコン
膜をエツチングする前に熱処理を行って外部ベース層を
形成する。従って第２層多結晶シリコン膜をエツチング
する際、その一部に不純物がドープされているから、不
純物ドープ領域とアンドープ領域のエツチング選択比の
大きいエツチング法を用いることによって、第２層多結
晶シリコン膜を外部ベース層上に制御性よく残すことが
できる。しかもこのとき残される第２層多結晶シリコン
膜は、開口端面に所定の傾斜が形成される。従ってこの
後熱酸化膜を形成した時に基板に入る応力歪みか小さく
、この結果リーク電流の小さいトランジスタが得られる
。また、外部ベース層形成後の熱酸化では、多結晶シリ
コン膜は不純物ドープ領域のみとなっているから、多結
晶シリコン膜の開口端面に厚い酸化膜を形成することが
できる。従って従来のように、エミッタ幅を狭めるため
に多結晶シリコン膜の開口部側壁に更にアンドープ多結
晶シリコン膜を形成する、といった工程を必要としない
。
膜をエツチングする前に熱処理を行って外部ベース層を
形成する。従って第２層多結晶シリコン膜をエツチング
する際、その一部に不純物がドープされているから、不
純物ドープ領域とアンドープ領域のエツチング選択比の
大きいエツチング法を用いることによって、第２層多結
晶シリコン膜を外部ベース層上に制御性よく残すことが
できる。しかもこのとき残される第２層多結晶シリコン
膜は、開口端面に所定の傾斜が形成される。従ってこの
後熱酸化膜を形成した時に基板に入る応力歪みか小さく
、この結果リーク電流の小さいトランジスタが得られる
。また、外部ベース層形成後の熱酸化では、多結晶シリ
コン膜は不純物ドープ領域のみとなっているから、多結
晶シリコン膜の開口端面に厚い酸化膜を形成することが
できる。従って従来のように、エミッタ幅を狭めるため
に多結晶シリコン膜の開口部側壁に更にアンドープ多結
晶シリコン膜を形成する、といった工程を必要としない
。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（ｉ）は一実施例のｎｐｎ トランジス
タの製造工程を示す断面図である。（ａ）に示すように
、コレクタとなるｎ型Ｓｉ基板１］に絶縁膜１２を介し
てボロン・ドープの第１層多結晶シリコン膜１３を堆積
する。絶縁膜１２はこの実施例では、熱酸化による１０
００人のシリコン酸化膜１２１とＣＶＤによる２０００
人のシリコン窒化膜１２２である。多結晶シリコン膜１
３の不純物ボロンは、堆積と同時にドープしてもよいし
、堆積後イオン注入法等でドープしてもよい。
タの製造工程を示す断面図である。（ａ）に示すように
、コレクタとなるｎ型Ｓｉ基板１］に絶縁膜１２を介し
てボロン・ドープの第１層多結晶シリコン膜１３を堆積
する。絶縁膜１２はこの実施例では、熱酸化による１０
００人のシリコン酸化膜１２１とＣＶＤによる２０００
人のシリコン窒化膜１２２である。多結晶シリコン膜１
３の不純物ボロンは、堆積と同時にドープしてもよいし
、堆積後イオン注入法等でドープしてもよい。
この後（ｂ）に示すようにフォトレジスト１４をパター
ン形成し、反応性イオンエツチング法により第１層多結
晶シリコン膜１３をエツチングして開口を設け、次いで
窒化膜１２２をケミカルドライエツチングにより、更に
酸化膜１２、をウェット・エツチングにより、順次選択
エツチングして除去する。この実施例では、図示のよう
にアンダーカットが生じないようにこれらの絶縁膜エツ
チングが行われる。そしてフォトレジスト１４を除去し
た後、（ｃ）に示すように全面にアンドープの第２層多
結晶シリコン膜１５を３０００人程度堆積する。この後
、熱処理を行ない、（ｄ）に示すように第１層多結晶シ
リコン膜１３の不純物であるボロンを第２層多結晶シリ
コン膜１５の一部から史に基板１１の一部に拡散させて
、外部ベース層１６を形成する。第２層多結晶シリコン
膜１５は図示のように、開口部中央にアンドープ領域１
５、が残り、それ以外の部分はボロン・ドープ領域１５
２となる。
ン形成し、反応性イオンエツチング法により第１層多結
晶シリコン膜１３をエツチングして開口を設け、次いで
窒化膜１２２をケミカルドライエツチングにより、更に
酸化膜１２、をウェット・エツチングにより、順次選択
エツチングして除去する。この実施例では、図示のよう
にアンダーカットが生じないようにこれらの絶縁膜エツ
チングが行われる。そしてフォトレジスト１４を除去し
た後、（ｃ）に示すように全面にアンドープの第２層多
結晶シリコン膜１５を３０００人程度堆積する。この後
、熱処理を行ない、（ｄ）に示すように第１層多結晶シ
リコン膜１３の不純物であるボロンを第２層多結晶シリ
コン膜１５の一部から史に基板１１の一部に拡散させて
、外部ベース層１６を形成する。第２層多結晶シリコン
膜１５は図示のように、開口部中央にアンドープ領域１
５、が残り、それ以外の部分はボロン・ドープ領域１５
２となる。
次いで（ｅ）に示すように、ヒドラジンを含む溶液エツ
チングにより、第２層多結晶シリコン膜１５のアンドー
プ領域１５、を選択的にエンチング除去し、基板１１の
面を露出させる。このエツチング法では、アンドープ多
結晶シリコンに対するエツチング速度が不純物ドープ多
結晶シリコンに比べて十分大きいため、マスクなしで図
示のように選択的にアンドープ領域１５１を除去するこ
とができる。そしてこのときエツチングにより得られる
開口端面は、ボロン拡散の状態に応じて基板面に対して
所定の傾斜をもったものとなる。この・後熱酸化により
、（ｆ）に示すように基板表面および多結晶シリコン膜
表面にそれぞれ、酸化膜１７１および１７２を形成する
。このとき、単結晶基板と不純物ドープ多結晶シリコン
膜の酸化速度の違いにより、多結晶シリコン膜表面の酸
化膜１７２の膜厚は基板１１上の酸化膜１７１に比べて
厚くなる。
チングにより、第２層多結晶シリコン膜１５のアンドー
プ領域１５、を選択的にエンチング除去し、基板１１の
面を露出させる。このエツチング法では、アンドープ多
結晶シリコンに対するエツチング速度が不純物ドープ多
結晶シリコンに比べて十分大きいため、マスクなしで図
示のように選択的にアンドープ領域１５１を除去するこ
とができる。そしてこのときエツチングにより得られる
開口端面は、ボロン拡散の状態に応じて基板面に対して
所定の傾斜をもったものとなる。この・後熱酸化により
、（ｆ）に示すように基板表面および多結晶シリコン膜
表面にそれぞれ、酸化膜１７１および１７２を形成する
。このとき、単結晶基板と不純物ドープ多結晶シリコン
膜の酸化速度の違いにより、多結晶シリコン膜表面の酸
化膜１７２の膜厚は基板１１上の酸化膜１７１に比べて
厚くなる。
次いでボロンをイオン注入して、（ｇ）に示すように、
多結晶シリコン膜の開口部基板面に内部ベース層１８を
形成し、ＨＦを含むエツチング液により酸化膜エツチン
グを行って基板１１面の薄い酸化膜１７１を除去する。
多結晶シリコン膜の開口部基板面に内部ベース層１８を
形成し、ＨＦを含むエツチング液により酸化膜エツチン
グを行って基板１１面の薄い酸化膜１７１を除去する。
この後、（ｈ）に示すようにヒ索ドープの第３層多結晶
シリコン膜１９を５０００人程度堆積し、これをパター
ン形成した後、熱処理を行ってヒ素を基板１１に拡散さ
せてエミッタ層２０を形成する。最後に（ｉ）に示すよ
うに、酸化膜１７２にコンタクト孔を開け、Ａノ膜の蒸
着、パターニングにより、第２層多結晶シリコン膜１５
２にコンタクトするベース電極２１、および第３層多結
晶シリコン膜１９にコンタクトするエミッタ電極２１２
を形成する。
シリコン膜１９を５０００人程度堆積し、これをパター
ン形成した後、熱処理を行ってヒ素を基板１１に拡散さ
せてエミッタ層２０を形成する。最後に（ｉ）に示すよ
うに、酸化膜１７２にコンタクト孔を開け、Ａノ膜の蒸
着、パターニングにより、第２層多結晶シリコン膜１５
２にコンタクトするベース電極２１、および第３層多結
晶シリコン膜１９にコンタクトするエミッタ電極２１２
を形成する。
こうしてこの実施例では、（ｄ）に示したように第２層
多結晶シリコン膜１５をエツチングする前に熱処理を行
って第２層多結晶シリコンＩｌｌ １３の不純物を拡散
させて外部ベース層１６を形成している。従ってこの後
（ｅ）に示す第２層多結晶シリコン膜１５のエツチング
工程では、不純物ドープの有無によるエツチング速度の
違いを利用して、第２層多結晶シリコン膜のボロン・ド
ープ領域１５２を制御性よく残すことができる。しかも
このとき形成される多結晶シリコン膜の開口端面ば、（
ｅ）に示すように傾斜をもつため、この後熱酸化工程で
基板に入る応力か少ない。従って接合リークの少ないト
ランジスタ特性が得られる。
多結晶シリコン膜１５をエツチングする前に熱処理を行
って第２層多結晶シリコンＩｌｌ １３の不純物を拡散
させて外部ベース層１６を形成している。従ってこの後
（ｅ）に示す第２層多結晶シリコン膜１５のエツチング
工程では、不純物ドープの有無によるエツチング速度の
違いを利用して、第２層多結晶シリコン膜のボロン・ド
ープ領域１５２を制御性よく残すことができる。しかも
このとき形成される多結晶シリコン膜の開口端面ば、（
ｅ）に示すように傾斜をもつため、この後熱酸化工程で
基板に入る応力か少ない。従って接合リークの少ないト
ランジスタ特性が得られる。
また熱酸化工程では、ボロン・ドープ多結晶シリコン膜
の酸化速度が速いため、多結晶シリコン膜の開口端部に
厚い酸化膜が形成される。これにより、複雑な工程を追
加することなく、開口径゛を小さくして狭いエミッタ幅
を得ることができる。
の酸化速度が速いため、多結晶シリコン膜の開口端部に
厚い酸化膜が形成される。これにより、複雑な工程を追
加することなく、開口径゛を小さくして狭いエミッタ幅
を得ることができる。
第２図（ａ）〜（ｋ）は他の実施例のｎｐｎトランジス
タの製造工程を示す断面図である。（ａ）にに示すよう
に、ｎ型Ｓｉ基板３１に先の実施例と同様に酸化膜３２
１と窒化膜３２２からなる積層絶縁膜３２を形成し、こ
の上にボロンをドープした第１層多結晶シリコン膜３３
を堆積する。第１層多結晶シリコン膜３３は先の実施例
より厚く４０００人とする。この後、フォトレジスト３
４をパターン形成し、反応性イオンエツチング法により
多結晶シリコン膜３３をエツチング除去して開口を形成
する。そしてフォトレジスト３４を除去した後、熱酸化
を行って（ｃ）に示すように第１層多結晶シリコン膜３
３の表面に酸化膜３５を形成する。次いで窒化膜３２２
および酸化膜３２２を、（ｄ）に示すようにアンダーカ
ット部３６が生じるようにエツチングする。このアンダ
ーカット部３６は、窒化膜３２２のエツチングに際して
エツチング時間を十分に長くして横方向に所定距離後退
させるようにエツチングし、その後酸化膜３２□をエツ
チングすることにより得られる。
タの製造工程を示す断面図である。（ａ）にに示すよう
に、ｎ型Ｓｉ基板３１に先の実施例と同様に酸化膜３２
１と窒化膜３２２からなる積層絶縁膜３２を形成し、こ
の上にボロンをドープした第１層多結晶シリコン膜３３
を堆積する。第１層多結晶シリコン膜３３は先の実施例
より厚く４０００人とする。この後、フォトレジスト３
４をパターン形成し、反応性イオンエツチング法により
多結晶シリコン膜３３をエツチング除去して開口を形成
する。そしてフォトレジスト３４を除去した後、熱酸化
を行って（ｃ）に示すように第１層多結晶シリコン膜３
３の表面に酸化膜３５を形成する。次いで窒化膜３２２
および酸化膜３２２を、（ｄ）に示すようにアンダーカ
ット部３６が生じるようにエツチングする。このアンダ
ーカット部３６は、窒化膜３２２のエツチングに際して
エツチング時間を十分に長くして横方向に所定距離後退
させるようにエツチングし、その後酸化膜３２□をエツ
チングすることにより得られる。
この後、（ｅ）に示すようにアンドープの第２層多結晶
シリコン膜３７を堆積する。そして熱処理を行ない、（
ｆ）に示すように第１層多結晶シリコン膜３３のボロン
を、第２層多結晶シリコン膜３７の一部に拡散させ、更
に基板３１に拡散させてｐ型の外部ベース層３８を形成
する。このとき第２層多結晶シリコン膜３７は、アンダ
ーカット部３６の領域３７２にボロンがドープされ、そ
れ以外の領域３７１はアンドープのまま保たれる。
シリコン膜３７を堆積する。そして熱処理を行ない、（
ｆ）に示すように第１層多結晶シリコン膜３３のボロン
を、第２層多結晶シリコン膜３７の一部に拡散させ、更
に基板３１に拡散させてｐ型の外部ベース層３８を形成
する。このとき第２層多結晶シリコン膜３７は、アンダ
ーカット部３６の領域３７２にボロンがドープされ、そ
れ以外の領域３７１はアンドープのまま保たれる。
この後、ヒドラジンを混入させたエツチング液を用いて
第２層多結晶シリコン膜３７のアンドープ領域３７１を
選択的にエツチング除去して、（ｇ）に示すように基板
面を露出させる。このとき先の実施例と同様に、第２層
多結晶シリコン膜のエツチング開口端面は所定の傾斜を
もつ。次いで、酸化膜３５を一旦除去し、またはそのま
ま残した状態で熱酸化して、基板露出面および多結晶シ
リコン膜表面にそれぞれ酸化膜３９１および３９２を形
成する。多結晶シリコン膜表面の酸化膜３９□は基板面
の酸化膜３９１に比べて膜厚が十分に大きくなる。
第２層多結晶シリコン膜３７のアンドープ領域３７１を
選択的にエツチング除去して、（ｇ）に示すように基板
面を露出させる。このとき先の実施例と同様に、第２層
多結晶シリコン膜のエツチング開口端面は所定の傾斜を
もつ。次いで、酸化膜３５を一旦除去し、またはそのま
ま残した状態で熱酸化して、基板露出面および多結晶シ
リコン膜表面にそれぞれ酸化膜３９１および３９２を形
成する。多結晶シリコン膜表面の酸化膜３９□は基板面
の酸化膜３９１に比べて膜厚が十分に大きくなる。
この後、（ｉ）に示すようにボロンをイオン注入してｐ
型の内部ベース層４０を形成し、基板面の薄い酸化膜３
９１をＨＦによりエツチング除去する。更に、ヒ素ドー
プの第３層多結晶シリコン膜４１を５０００人堆積して
パターン形成し、熱処理を行ってヒ素を基板に拡散させ
てｎ型のエミッタ層４２を形成する。最後に、酸化膜３
９２にコンタクト孔を形成し、Ａノ膜を蒸管、バターニ
ングして、（ｋ）に示すようにベース電極４３１および
エミッタ電極４３２を形成する。
型の内部ベース層４０を形成し、基板面の薄い酸化膜３
９１をＨＦによりエツチング除去する。更に、ヒ素ドー
プの第３層多結晶シリコン膜４１を５０００人堆積して
パターン形成し、熱処理を行ってヒ素を基板に拡散させ
てｎ型のエミッタ層４２を形成する。最後に、酸化膜３
９２にコンタクト孔を形成し、Ａノ膜を蒸管、バターニ
ングして、（ｋ）に示すようにベース電極４３１および
エミッタ電極４３２を形成する。
この実施例によっても、先の実施例と同様の効果か得ら
れる。
れる。
本発明は上記実施例に限られるものではない。
上記実施例では、ｎ型Ｓｉ基板を用いてこれをコレクタ
とするｎｐｎ トランジスタを製造する場合を説明した
が、集積回路に適用する場合には例えば、ｐ型Ｓｉ基板
にｎ型エピタキシャル層を形成したウェーハを用い、素
子分離を行ってから、それぞれのｎ型層に上記実施例と
同様にしてｎｐｎトランジスタを形成することができる
。また本発明は、不純物を選ぶことによりｐｎｐ）ラン
ジスタを製造する場合にも当然適用することができる。
とするｎｐｎ トランジスタを製造する場合を説明した
が、集積回路に適用する場合には例えば、ｐ型Ｓｉ基板
にｎ型エピタキシャル層を形成したウェーハを用い、素
子分離を行ってから、それぞれのｎ型層に上記実施例と
同様にしてｎｐｎトランジスタを形成することができる
。また本発明は、不純物を選ぶことによりｐｎｐ）ラン
ジスタを製造する場合にも当然適用することができる。
［発明の効果コ
以上述べたように本発明によれば、外部ベース層の拡散
源となり、ベース電極の一部となる第２層多結晶シリコ
ン膜のエツチングに際し、不純物ドープ領域とアンドー
プ領域のエツチング速度の違いを利用することにより、
エツチングの制御性が優れたものとなる。またこの時の
エツチング端面が自動的に傾斜をもって形成される結果
、この後の熱酸化膜形成に際して基板に応力かかかるの
が抑制される。従って超小型の優れた特性のトランジス
タが得られる。また、ベース層と自己整合的に形成され
るエミッタ層の幅を狭くするにも復雑な工程を必要とし
ない。
源となり、ベース電極の一部となる第２層多結晶シリコ
ン膜のエツチングに際し、不純物ドープ領域とアンドー
プ領域のエツチング速度の違いを利用することにより、
エツチングの制御性が優れたものとなる。またこの時の
エツチング端面が自動的に傾斜をもって形成される結果
、この後の熱酸化膜形成に際して基板に応力かかかるの
が抑制される。従って超小型の優れた特性のトランジス
タが得られる。また、ベース層と自己整合的に形成され
るエミッタ層の幅を狭くするにも復雑な工程を必要とし
ない。
第１図（ａ）〜（ｉ）は本発明の一実施例のトランジス
タの製造工程を示す１折面図、第２図（ａ）〜（ｋ）は
他の実施例のトランジスタの製造工程を示す断面図であ
る。 １１・・・ｎ型Ｓｉ基板、１２・・・絶縁膜、１２１・
・・シリコン酸化膜、１２２・・・シリコン窒化膜、１
３・・・第１層多結晶シリコン膜（ボロン・ドープ）、
１４・・・フォトレジスト、１５・・・第２層多結晶シ
リコン膜（アンドープ）、１６・・・ｐ型外部ベース層
、１７１．１７２・・・酸化膜、１８・・・ｐ型内部ベ
ース層、１つ・・・第３層多結晶シリコン膜 （ヒ素ド
ー極、２１２・・・エミッタ電極、３１・・・ｎ型Ｓｉ
基板、３２・・・絶縁膜、３２１・・・シリコン酸化膜
、３２２・・・シリコン窒化膜、３３・・・第１層多結
晶シリコン膜（ボロン・ドープ）、３４・・・フォトレ
ジスト、３５・・・酸化膜、３６・・・アンダーカット
部、３７・・・第２層多結晶シリコン膜（アンドープ）
、３７． （・・・アンドープ領域、３７２・・・ボ
ロン・ドープ領域、３８・・・ｐ型外部ベース層、３９
１，３９２・・・酸化膜、４０・・・ｐ型内部ベース層
、４１・・・第３層多結晶シリコン膜（ヒ素ドープ）、
４２・・・ｎ型エミッタ層、４３．・・・ベース電極、
４３２・・・エミッタ電極。
（出願人代理人 弁理士 鈴江武彦 第１図（１）
タの製造工程を示す１折面図、第２図（ａ）〜（ｋ）は
他の実施例のトランジスタの製造工程を示す断面図であ
る。 １１・・・ｎ型Ｓｉ基板、１２・・・絶縁膜、１２１・
・・シリコン酸化膜、１２２・・・シリコン窒化膜、１
３・・・第１層多結晶シリコン膜（ボロン・ドープ）、
１４・・・フォトレジスト、１５・・・第２層多結晶シ
リコン膜（アンドープ）、１６・・・ｐ型外部ベース層
、１７１．１７２・・・酸化膜、１８・・・ｐ型内部ベ
ース層、１つ・・・第３層多結晶シリコン膜 （ヒ素ド
ー極、２１２・・・エミッタ電極、３１・・・ｎ型Ｓｉ
基板、３２・・・絶縁膜、３２１・・・シリコン酸化膜
、３２２・・・シリコン窒化膜、３３・・・第１層多結
晶シリコン膜（ボロン・ドープ）、３４・・・フォトレ
ジスト、３５・・・酸化膜、３６・・・アンダーカット
部、３７・・・第２層多結晶シリコン膜（アンドープ）
、３７． （・・・アンドープ領域、３７２・・・ボ
ロン・ドープ領域、３８・・・ｐ型外部ベース層、３９
１，３９２・・・酸化膜、４０・・・ｐ型内部ベース層
、４１・・・第３層多結晶シリコン膜（ヒ素ドープ）、
４２・・・ｎ型エミッタ層、４３．・・・ベース電極、
４３２・・・エミッタ電極。
（出願人代理人 弁理士 鈴江武彦 第１図（１）
Claims (7)
- （１）第１導電型の半導体基板上に絶縁膜を介して不純
物がドープされた第１層多結晶シリコン膜を堆積する工
程と、前記第１層多結晶シリコン膜を選択的にエッチン
グ除去し、残された第１層多結晶シリコン膜をマスクと
して前記絶縁膜を選択的にエッチング除去する工程と、
この後アンドープの第２層多結晶シリコン膜を堆積する
工程と、熱処理をして前記第１層多結晶シリコン膜の不
純物を前記第２層多結晶シリコン膜の一部に拡散させる
と同時に、前記基板の一部に拡散させて第２導電型の外
部ベース領域を形成する工程と、前記第２層多結晶シリ
コン膜のうちアンドープ領域を、不純物ドープ領域より
エッチング速度の速いエッチング方法を用いてマスクな
しで選択的にエッチング除去する工程と、残された多結
晶シリコン膜および露出した基板の表面を酸化する工程
と、基板上の薄い酸化膜をエッチング除去し、露出した
基板に内部ベース層続いてエミッタ層を形成する工程と
を備えたことを特徴とするバイポーラトランジスタの製
造方法。 - （２）前記絶縁膜を選択的にエッチング除去する工程は
、アンダーカットが生じないように行われる特許請求の
範囲第１項記載のバイポーラトランジスタの製造方法。 - （３）前記絶縁膜を選択的にエッチング除去する工程は
、アンダーカットが生じるように行われる特許請求の範
囲第１項記載のバイポーラトランジスタの製造方法。 - （４）前記基板はシリコン基板であり、前記絶縁膜はシ
リコン酸化膜とシリコン窒化膜の積層膜である特許請求
の範囲第１項記載のバイポーラトランジスタの製造方法
。 - （５）前記絶縁膜は一層である特許請求の範囲第１項記
載のバイポーラトランジスタの製造方法。 - （６）前記第１層多結晶シリコン膜を選択的にエッチン
グ除去した後で前記絶縁膜を選択的エッチング除去する
前に、前記第１層多結晶シリコン膜を酸化する特許請求
の範囲第３項記載のバイポーラトランジスタの製造方法
。 - （７）前記第２層多結晶シリコン膜のアンドープ領域を
選択的にエッチング除去する工程は、ヒドラジンを含む
溶液エッチングにより行われる特許請求の範囲第１項記
載のバイポーラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025728A JPS63193562A (ja) | 1987-02-06 | 1987-02-06 | バイポ−ラトランジスタの製造方法 |
| US07/152,298 US4830972A (en) | 1987-02-06 | 1988-02-04 | Method of manufacturing bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025728A JPS63193562A (ja) | 1987-02-06 | 1987-02-06 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193562A true JPS63193562A (ja) | 1988-08-10 |
Family
ID=12173863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62025728A Pending JPS63193562A (ja) | 1987-02-06 | 1987-02-06 | バイポ−ラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4830972A (ja) |
| JP (1) | JPS63193562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291136A (ja) * | 1989-02-13 | 1990-11-30 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタ及びその製造方法 |
| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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|---|---|---|---|---|
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| US5244822A (en) * | 1988-05-16 | 1993-09-14 | Kabushiki Kaisha Toshiba | Method of fabricating bipolar transistor using self-aligned polysilicon technology |
| US5096842A (en) * | 1988-05-16 | 1992-03-17 | Kabushiki Kaisha Toshiba | Method of fabricating bipolar transistor using self-aligned polysilicon technology |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5101256A (en) * | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
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| KR100190029B1 (ko) * | 1996-03-19 | 1999-06-01 | 윤종용 | 바이씨모스 에스램 소자의 제조방법 |
| KR100248504B1 (ko) * | 1997-04-01 | 2000-03-15 | 윤종용 | 바이폴라 트랜지스터 및 그의 제조 방법 |
| US7064042B1 (en) | 2001-12-10 | 2006-06-20 | Intel Corporation | Self aligned compact bipolar junction transistor layout, and method of making same |
| US6579771B1 (en) * | 2001-12-10 | 2003-06-17 | Intel Corporation | Self aligned compact bipolar junction transistor layout, and method of making same |
| EP1418615A1 (en) * | 2002-11-05 | 2004-05-12 | United Microelectronics Corporation | Fabrication of self-aligned bipolar transistor |
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-
1987
- 1987-02-06 JP JP62025728A patent/JPS63193562A/ja active Pending
-
1988
- 1988-02-04 US US07/152,298 patent/US4830972A/en not_active Expired - Lifetime
Cited By (2)
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| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US4830972A (en) | 1989-05-16 |
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