KR100190029B1 - 바이씨모스 에스램 소자의 제조방법 - Google Patents

바이씨모스 에스램 소자의 제조방법 Download PDF

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Abstract

바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법이 개시되어 있다. 본 발명은 박막 트랜지스터를 부하소자로 사용하는 통상의 에스램 제조공정으로 에미터 영역을 둘러싸는 고농도 베이스 영역을 형성함과 아울러, 에미터 영역 및 베이스 영역과 각각 연결되는 금속 배선들 사이의 간격에 제약을 받지 않고 베이스 영역의 면적을 감소시킬 수 있는 것을 특징으로 하는 바이씨모스 에스램 소자의 바이폴라 트랜지스터 제조방법을 제공한다. 본 발명에 의하면, 베이스 저항을 감소시키어 바이폴라 트랜지스터의 스위칭 속도 및 주파수 특성을 크게 개선시킬 수 있다. 따라서, 초고속 바이씨모스 에스램을 구현할 수 있다.

Description

바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법
제1도는 종래의 바이씨모스 에스램 소자의 바이폴라 트랜지스터 구조를 설명하기 위한 단면도이다.
제2도 내지 제7도는 본 발명에 의한 바이씨모스 에스램 소자의 바이폴라 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 바이씨모스 에스램 소자의 제조방법에 관한 것으로, 특히 바이씨모스 에스램(BiCMOS SRAM)소자에 사용되는 바이폴라 트랜지스터 제조방법에 관한 것이다.
최근 반도체소자의 고속화를 실현하기 위해서 트랜지스터의 제조방법 또는 그 구조에 대한 연구가 활발해지고 있다. 특히 여러가지의 반도체 기억소자들중 SRAM은 다른 반도체 기억소자, 예컨대 DRAM 또는 ROM종류의 소자보다 그 동작속도가 훨씬 빠른 장점을 가지고 있다. 따라서 이러한 SRAM은 컴퓨터의 정보처리속도를 빠르게 하기 위한 캐쉬(cache) 메모리 소자로 많이 사용되고 있다. 그러나 근래에 모든 반도체 기억소자의 동작속도가 점점 빨라지고 있으므로 고속 SRAM의 구현이 절실히 요구되고 있는 실정이다. 이러한 요구를 충족시키기 위하여 근래에서 고집적 특성 및 저전력 특성을 갖는 CMOS 트랜지스터와 고속 특성을 갖는 바이폴라 트랜지스터를 함께 형성하는 BiCMOS 테크놀로지(technology)를 SRAM에 채택하고 있다.
상술한 종래의 BiCMOS 테크놀로지는 바이폴라 트랜지스터를 형성하기 위하여 일반적인 CMOS 구조를 형성하기 위한 공정이외에 고농도로 도우핑된 매립층(buried layer)및 저농도의 에피층(epitaxial layer)을 형성하는 단계가 추가로 필요하다. 이는 바이폴라 트랜지스터의 콜렉터 저항을 낮추어 전류이득을 높이기 위한 목적이다.
제1도는 종래의 BiCMOS 기술에 의한 바이폴라 트랜지스터의 구조를 설명하기 위한 단면도이다.
제1도를 참조하면, 참조번호 1은 제1도전형, 예컨대 P형의 반도체기판, 5는 상기 반도체기판(1)의 소정영역 상에 제2도전형, 예컨대 N형의 불순물에 의해 고농도로 도우핑된 제2도전형 매립층, 3은 상기 제2도전형 매립층(5)을 둘러싸면서 상기 반도체기판(1)상에 제1도전형의 불순물에 의해 고농도로 도우핑된 제1도전형 매립층, 그리고 7 및 9는 상기 제1도전형 매립층(3) 및 제2도전형 매립층(5)상에 각각 에피택시얼층으로 이루어진 제1도전형 우물영역 및 제2도전형 우물영역을 나타낸다. 여기서, 상기 제2도전형 우물영역(9)은 바이폴라 트랜지스터의 콜렉터 영역 역할을 하며, 그 아래의제2도전형 매립층(5)은 고농도로 도우핑되어 콜렉터 저항을 감소시키는 작용을 한다.
또한, 참조번호 11은 상기 제2도전형 우물영역(9)의 소정영역에 제2도전형의 불순물에 의해 제2도전형 우물영역(9)의 농도보다 높은 농도로 도우핑되고 상기 제2도전형의 매립층(5)과 접촉하는 고농도 콜렉터 영역, 13a는 상기 고농도 콜렉터 영역(11)과 일정간격을 유지하면서 상기 제2도전형 우물영역의 소정영역 표면에 제1도전형의 불순물에 의해 도우핑된 활성 베이스 영역, 13b는 상기 활성 베이스 영역(13a)과 접하면서 그 한 쪽 옆에 제1도전형의 불순물에 의해 활성 베이스 영역보다 높은 농도로 도우핑된 고농도 베이스 영역, 15는 상기 활성 베이스 영역(13a)의 표면에 제2도전형의 불순물로 도우핑된 에미터 영역, 17은 상기 에미터 영역(15)과 접촉하는 제2도전형의 에미터 전극, 그리고, 19a, 19b 및 19c는 각각 상기 에미터 전극(17), 고농도 베이스 영역(13b), 및 고농도 콜렉터 영역(11) 상에 형성된 금속배선을 나타낸다. 이때, 금속 배선(19a)와 금속배선(19b)는 서로 일정크기이상의 간격, 예컨대 최소 대자인 룰(minimum design rule) 이상의 간격을 유지하여야 하고, 에미터 전극(17)과 금속 배선(19b) 역시 서로 일정 크기 이상의 간격을 유지하여야 한다.
도시된 바와 같이 종래의 바이폴라 트랜지스터는 고농도 베이스 영역이 활성 베이스 영역의 한 쪽 옆에 형성되어 베이스 전류가 에미터 영역의 접합면 전체에 걸쳐 균일하게 흐르지 않는다. 따라서, 활성 베이스 영역의 저항이 증가하여 바이폴라 트랜지스터의 전류이득을 감소시킨다. 또한, 금속 배선(19a, 19b)들 사이의 간격 및 에미터 전극(17)과 금속 배선(19b) 사이의 간격이 일정크기 이상의 값을 가져야 하므로 활성 베이스 영역(13a) 및 고농도 베이스 영역(13b)의 면적을 일정크기 이하로 감소시키기가 어렵다. 이와 같이 베이스 영역(13a, 13b)의 면적을 감소시키지 못하면, 하렉터 영역 역할을 하는 제2도전형 우물영역(9)과 베이스 영역(13a, 13b)사이의 기생접합용량을 감소시키기 어려우므로 바이폴라 트랜지스터의 구동속도를 개선시키기 어렵다.
따라서, 본 발명의 목적은 고농도 베이스 영역이 활성 베이스 영역의 주위를 감싸도록 형성하여 활성 베이스 영역의 저항을 감소시키고, 베이스 전극과 에미터 전극을 서로 다른 공정단계에서 형성되는 도전막으로 형성하여 베이스 영역의 면적을 감소시킬 수 있는 바이씨모스 에스램소자의 바이폴라 트랜지스터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판의 소정영역 상에 고농도로 도우핑된 제2도전형 매립층을 형성하는 단계, 상기 제2도전형 매립층 상에 제2도전형 우물 영역을 형성하는 단계, 상기 제2도전형 우물 영역 표면의 소정영역에 소자분리를 위한 복수의 필드산화막을 형성하므로써 복수의 활성영역과 비활성영역을 한정하는 단계, 상기 복수의 활성 영역중 하나의 활성영역 표면에 제1도전형의 불순물을 이온주입하여 베이스 영역을 형성하는 단계, 상기 베이스 영역과 이웃한 다른 활성영역에 제2도전형의 불순물을 이온주입하여 상기 제2도전형 우물영역보다 높은 농도로 도우핑되고 상기 제2도전형의 매립층과 접촉하는 고농도 콜렉터 영역을 형성하는 단계, 상기 결과물 상에 상기 베이스 영역의 가장자리 전체를 노출시키는 제1층간절연막 패턴을 형성하는 단계, 상기 노출된 베이스 영역을 덮으면서 제1도전형의 불순물로 도우핑된 베이스 전극을 형성하는 단계, 상기 결과물 상에 제2층간절연막을 형성한 후, 상기 베이스 영역의 중앙부분을 노출시키는 에미터 콘택홀을 형성하는 단계, 상기 콘택홀을 덮으면서 제2도전형의 불순물로 도우핑된 제1에미터 전극을 형성하는 단계, 상기 결과물 상에 상기 제1에미터 전극을 노출시키는 제3층간절연막 패턴을 형성하는 단계, 상기 노출된 제1에미터 전극을 덮으면서 제2도전형의 불순물로 도우핑된 제2에미터 전극을 형성하는 단계, 및 상기 결과물을 어닐링하여 상기 베이스 전극 내의 불순물 및 상기 제1 및 제2 에미터 전극 내의 불순물을 확산시키므로써 상기 베이스 영역의 가장자리 및 상기 베이스 영역의 중앙부분에 각각 고농도 베이스 영역 및 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 바이폴라 트랜지스터 제조방법을 제공한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제2도 내지 제7도는 본 발명에 의한 바이폴라 트랜지스터의 제조방법을 박막트랜지스터를 메모리 셀의 부하소자로 사용하는 에스램을 예로하여 설명하기 위한 단면도들이다. 여기서, 참조부호 a로 표시한 각 도면의 왼쪽 부분은 바이폴라 트랜지스터가 형성되는 주변회로 영역을 나타내고, 참조부호 b로 표시한 각 도면의 오른쪽 부분은 메모리 셀 영역을 나타낸다.
제2도는 제1도전형 매립층(103) 및 제2도전형 매립층(105)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제1도전형, 예컨대 P형의 반도체 기판(101) 표면에 제2도전형, 예컨대 N형의 불순물로 도우우핑된 제2도전형 매립층(105) 및 상기 제2도전형 매립층(105)을 둘러싸면서 제1도전형의 불순물로 도우핑된 제1도전형 매립층(103)을 형성한다. 여기서, 상기 제1도전형 매립층(103) 및 제2도전형 매립층(105)은 수십 Ω의 면저항(sheet resistance)을 갖도록 고농도로 도우핑시킨다. 이러한 고농도 매립층(103, 105)은 버티칼(vertical)바이폴라 트랜지스터에 있어서 콜렉터 저항을 크게 감소시키며 콜렉터 전류가 에미터 영역의 접합면 전체에 걸쳐서 균일하게 흐르도록하여 전류이득을 증가시키는 작용을 한다. 이 때, 상기 제2도전형 매립층(105)은 도시된 바와 같이 주변회로 영역(a)의 소정영역에 형성한다.
제3도는 제1도전형 우물영역(107), 제2도전형 우물영역(109), 및 필드산화막(111)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 제1도전형 매립층(103) 및 제2도전형 매립층(105)이 형성된 기판 전면에 에피택시얼층을 형성한다. 다음에, 상기 제1도전형 매립층(103) 및 제2도전형 매립층(105)상의 에피택시얼층에 각각 제1도전형 불순물 및 제2도전형 불순물을 선택적으로 이온주입하여 제1도전형 우물영역(107) 및 제2도전형 우물영역(109)을 형성한다. 이어서, 상기 우물영역(107, 109)이 형성된 기판 표면의 소정영역에 통상의 방법으로 소자분리를 위한 필드산화막(111)을 형성하므로써 활성영역과 비활성영역을 한정한다. 이때, 상기 제2도전형 우물영역(105)내에 복수의 활성영역이 한정되도록 복수의 필드산화막(111)을 형성한다.
제4도는 베이스 영역(119)및 고농도 콜렉터 영역(121)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 결과물 전면에 도전막, 예컨대 텅스텐 폴리사이드막을 형성하고 이를 패터닝하여 메모리셀영역(b)에 셀을 구성하는 패스(pass)트랜지스터의 게이트 전극(113a) 및 구동 트랜지스터의 게이트 전극(113b, 113c)을 형성한다. 이어서, 통상의 방법으로 패스 트랜지스터 및 구동 트랜지스터의 게이트 전극(113a, 113b, 113c)측벽과 이들 게이트 전극 양 옆의 활성영역에 각각 스페이서(115)와 소오스/드레인 영역(117)을 형성한다. 이때, 주변회로 영역(a)의 모스 트랜지스터(도시하지 않음)도 동시에 형성된다.
다음에, 상기 제2도전형 우물영역(109)의 복수의 활성영역중 하나의 활성영역 표면에 제1도전형의 불순물, 예컨대 붕소(B) 이온을 30KeV의 에너지와 3.0E13 ion atoms/㎠의 도우즈로 이온주입하여 베이스 영역(119)을 형성한다. 여기서, 상기 베이스 영역(119)은 상술한 주변회로 영역(a)의 모스 트랜지스터들중 PMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성할 수도 있다.여
계속해서, 상기 베이스 영역(119)과 이웃한 다른 하나의 활성영역 및 주변회로 영역(a)의 입/출력 보호회로에 형성된 NMOS 트랜지스터(도시하지 않음)의 드레인 영역이 형성될 활성영역에 제2도전형의 불순물, 예컨대 인(P) 이온을 180KeV의 에너지와 5.0E15 ion atoms/㎠의 도우즈로 이온주입하여 각각 고농도 콜렉터 영역(121) 및 깊은 드레인 영역(deep drain region : 도시하지 않음)을 형성한다. 여기서, 고농도 콜렉터 영역(121)은 제2도전형 우물영역(109)보다 높은 농도를 갖도록 형성하는 것이 바람직하며, 제2도전형 매립층(105)과 접촉되도록 깊게 형성한다. 그리고 상기 깊은 드레인 영역은 입/출력 보호회로의 ESD(electro-static discharge)특성을 개선시키는 역할을 한다.
제5도는 베이스 전극(123a), 워드라인(123b), 및 접지라인(123c)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 고농도 콜렉터 영역(121)이 형성된 결과물 전면에 제1층간절연막을 형성한 후, 이를 패터닝하여 상기 베이스 영역(119)의 가장자리 전체, 상기 패스 트랜지스터의 게이트 전극(113a), 및 상기 구동 트랜지스터의 소오스 영역(117)을 노출시키는 제1층간절연막 패턴을 형성한다. 다음에, 상기 제1층간절연막 패턴이 형성된 기판 전면에 언도우프트(undoped)폴리실리콘막을 형성한다. 이어서, 주변회로 영역(a)의 언도우프트 폴리실리콘막에 제1도전형의 불순물, 예컨대 불화붕소(BF2) 이온을 30KeV의 에너지와 5.0E15 ion atoms/㎠의 도우즈로 선택적으로 이온주입하고, 메모리 셀 영역(b)의 언도우프트 폴리실리콘막에 제2도전형의 불순물을 선택적으로 적절히 이온주입한다.
계속해서, 상기 도우핑된 폴리실리콘막 상에 비저항이 낮은 텅스텐 실리사이드막을 증착한 후, 텅스텐 실리사이드막 및 그 아래의 도우핑된 폴리실리콘막을 연속적으로 패터닝하여 주변회로 영역(a)에 베이스 영역(119)의 가장자리와 연결되는 베이스 전극(123a)을 형성함과 동시에 메모리 셀 영역(b)에 패스 트랜지스터의 게이트전극(113a)과 연결되는 워드라인(123b) 및 구동 트랜지스터의 소오스 영역(117)과 연결되는 접지라인(123c)을 형성한다.
제6도는 제1에미터 전극(125a) 및 제2에미터 전극(127a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 베이스 전극(123a)이 형성된 기판 전면에 제2층간절연막을 형성한다. 다음에, 제2층간절연막 및 제1층간절연막을 패터닝하여 상기 베이스 영역(119)의 중앙부분을 노출시키는 에미터 콘택홀을 형성함과 동시에 제1구동 트랜지스터의 게이트 전극(113b)과 제2구동 트랜지스터의 드레인 영역(117)을 함께 노출시키는 노드 코택홀을 형성한다. 이때, 도시하지 않았지만 제1구동 트랜지스터의 드레인 영역과 제2구동 트랜지스터의 게이트 전극을 함께 노출시키는 또다른 하나의 노드 콘택홀도 동시에 형성된다.
이어서, 상기 에미터 콘택홀 및 노드 콘택홀이 형성된 기판 전면에 제2도전형의 불순물로 도우핑된 도전막을 형성하고, 이를 패터닝하여 에미터 콘택홀을 통하여 베이스 영역(119)과 연결된 에미터 전극(125a)을 형성함과 동시에 메모리 셀 영역(b)에 셀의 부하소자로 사용되는 제1박막트랜지스터의 게이트 전극(125b) 및 제2박막트랜지스터의 게이트 전극(125c)을 형성한다. 이때, 상기 제2박막트랜지스터의 게이트 전극(125c)는 하나의 노드 콘택홀을 덮도록 연장된 부분을 보여주는 것이다.
계속해서, 상기 에미터 전극(125a)이 형성된 결과물 전면에 제3층간절연막을 형성한 후, 이를 패터닝하여 상기 제1에미터 전극(125a)및 상기 노드 콘택홀 상부의 박막트랜지스터 게이트 전극(125c)을 노출시키는 제3층간절연막 패턴을 형성한다. 여기서, 상기 제3층간절연막은 메모리 셀 영역(b)에서 박막 트랜지스터의 게이트 절연막으로 사용되며, 약 300Å 내지 500Å정도의 두께를 갖는 산화막을 형성한다.
다음에, 상기 결과물 전면에 200Å 내지 500Å정도의 두께를 갖는 폴리실리콘막을 형성하고, 상기 주변회로 영역(a)의 폴리실리콘막에 제2도전형의 불순물, 예컨대 인(P) 이온을 30KeV의 에너지와 1.0E16 ion atoms/㎠의 도우즈로 선택적으로 이온주입한다. 이어서, 상기 선택적으로 이온주입된 폴리실리콘막을 패터닝하여 주변회로 영역(a)에 제1에미터 전극(125a)과 접촉하면서 그 위에 적층된 제2에미터전극(127a)을 형성하고, 메모리 셀 영역(b)에 박막트랜지스터의 채널 영역 및 소오스/드레인 영역(127b)을 통상의 방법으로 형성한다.
이와 같이 제1에미터 전극(125a) 및 제2에미터 전극(127a)을 형성하고 나면 몇차례의 열공정을 거치게 되므로 베이스 전극(123a) 및 제1에미터 전극(125a)으로부터 불순물들이 확산되어 도시된 바와 같이 제1에미터 전극(125a)과 접촉하는 베이스 영역(119) 표면 및 베이스 전극(123a)과 접촉하는 베이스 영역(119)가장자리에 각각 제2도전형의 에미터 영역(129) 및 제1도전형의 고농도 베이스 영역(119b)이 형성된다. 또한, 이와 동시에 고농도 베이스 영역(119b)에 의해 둘러싸여진 활성 베이스 영역(119a)이 한정된다. 따라서, 에미터 영역(129)의 접합면 전체에 걸쳐서 균일한 밀도를 갖는 베이스 전류를 얻을 수 있다.
제7도는 금속배선(131a, 131b, 131c)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제2에미터 전극(127a)이 형성된 결과물 전면에 고온에서 플로우시킨 평탄화 절연막, 예컨대 BPSG 막을 형성하고, 상기 제2에미터 전극(127a), 상기 베이스 전극(123a), 및 상기 고농도 콜렉터 영역(121)을 노출시키는 금속 콘택홀을 형성한다. 여기서, 상기 베이스 전극(123a)을 노출시키는 금속 콘택홀은 도시된 바와 같이 고농도 베이스 영역(119b)으로부터 일정거리만큼 떨어진 부분에 형성할 수 있으므로 제2에미터 전극(127a)을 노출시키는 금속 콘택홀과 충분한 거리를 유지하도록 형성할 수 있다. 이어서, 상기 금속 콘택홀을 덮는 금속 배선(131a, 131b, 131c)를 통상의 방법으로 형성한다.
상술한 본 발명의 실시예에 의하면, 박막 트랜지스터를 부하소자로 사용하는 통상의 에스램 제조공정으로 다음과 같은 고성능 바이폴라 트랜지스터를 형성할 수 있다.
첫째, 바이폴라 트랜지스터의 고농도 베이스 영역이 에미터 영역을 둘러싸도록 형성할 수 있으므로 베이스 전류가 에미터 영역의 접합면 전체에 균일한 밀도로 분포한다. 따라서, 베이스 영역의 저항을 감소시킬 수 있으므로 전류이득을 크게 증가시킬 수 있다.
둘째, 고농도 베이스 영역과 직접 연결되는 베이스 전극을 베이스 영역의 주변부까지 연장되도록 형성하고 베이스 전극의 연장된 부분 상에 금속 배선을 형성하므로써, 제2에미터 전극과 연결되는 금속배선 및 베이스 전극과 연결되는 금속배선이 서로 충분한 간격을 유지할 수 있다. 따라서, 금속 배선의 간격에 의한 제약을 받지 않고 베이스 영역의 면적을 감소시킬 수 있으므로 베이스 영역과 콜렉터 영역 사이의 기생접합용량을 감소시키어 바이폴라 트랜지스터의 스위칭 속도 및 주파수 특성을 개선시킬 수 있다.
결과적으로, 통상의 에스램 제조공정으로 고성능 바이폴라트랜지스터를 형성할 수 있어 초고속 바이씨모스 에스램을 구현할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (6)

  1. 복수의 셀이 2차원적으로 배열된 셀 어레이 영역 및 상기 복수의 셀을 구동시키기 위하여 모스 트랜지스터와 바이폴라 트랜지스터로 구성된 주변회로 영역을 구비하는바이씨모스 에스 램 소자의 제조방법에 있어서, 상기 바이폴라 트랜지스터는 제1도전형의 반도체기판의 소정영역 상에 고농도로 도우핑된 제2도전형 매립층을 형성하는 단계, 상기 제2도전형 매립층 상에 제2도전형 우물 영역을 형성하는 단계, 상기 제2도전형 우물 영역 표면의 소정영역에 소자분리를 위한 복수의 필드산화막을 형성하므로써 복수의 활성영역과 비활성영역을 한정하는 단계, 상기 복수의 활성영역 중 하나의 활성영역 표면에 제1도전형의 불순물을 이온주입하여 베이스 영역을 형성하는 단계, 상기 베이스 영역과 이웃한 다른 활성영역에 제2도전형의 불순물을 이온주입하여 상기 제2도전형 우물영역보다 높은 농도로 도우핑되고 상기 제2도전형의 매립층과 접촉하는 고농도 콜렉터 영역을 형성하는 단계, 상기 결과물 상에 상기 베이스 영역의 가장자리 전체를 노출시키는 제1층간절연막 패턴을 형성하는 단계, 상기 노출된 베이스 영역을 덮으면서 제1도전형의 불순물로 도우핑된 베이스 전극을 형성하는 단계, 상기 결과물 상에 제2층간절연막을 형성한 후, 상기 베이스 영역의 중앙부분을 노출시키는 에미터 콘택홀을 형성하는 단계, 상기 에미터 콘택홀을 덮으면서 제2도전형의 불순물로 도우핑된 제1에미터 전극을 형성하는 단계, 상기 결과물 상에 상기 제1에미터 전극을 노출시키는 제3층간절연막 패턴을 형성하는 단계, 상기 노출된 제1에미터 전극을 덮으면서 제2도전형의 불순물로 도우핑된 제2에미터 전극을 형성하는 단계, 및 상기 결과물을 어닐링하여 상기 베이스 전극내의 불순물 및 상기 제1 및 제2 에미터 전극 내의 불순물을 호가산시키므로써 상기 베이스 영역의 가장자리 및 상기 베이스 영역의 중앙부분에 각각 고농도 베이스 영역 및 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
  2. 제1항에 있어서, 상기 제1도전형 및 상기 제2도전형은 각각 P형 및 N형인 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
  3. 제1항에 있어서, 상기 제2도전형의 우물영역은 상기 제2도전형 매립층이 형성된 기판 전면에 에피택시얼층을 형성한 후, 상기 제2도전형 매립층 상의 에피택시얼층에 제2도전형의 불순물을 선택적으로 이온주입하여 형성하는 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
  4. 제1항에 있어서, 상기 베이스 전극은 P형으로 도우핑된 폴리실리콘막과 텅스텐 폴리사이드막이 차례로 적층된 구조를 갖는 텅스텐 폴리사이드막인 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
  5. 제4항에 있어서, 상기 P형으로 도우핑된 폴리실리콘막은 2000Å 두께로 형성하는 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
  6. 제1항에 있어서, 상기 제1에미터 전극은 1000Å의 폴리실리콘막으로 형성하는 것을 특징으로 하는 바이씨모스 에스램(BiCMOS SRAM)소자의 제조방법.
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