JPH01230270A - バイポーラ型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は超高速論理集積回路装置の能動素子を構成す
るバイポーラ型トランジスタの構造及びその製造方法に
関するものである。

［従来の技術］ 一般に超高速論理集積回路にはＥＣＬ　（エミッタ・カ
ップルド参ロジック）回路が用いられるが、ＥＣＬ回路
の動作速度を向上させるために回路を構成するトランジ
スタのパラメータに要求される事項としては、大別して
以下の２点が挙げられる。

１つは回路定数としてのトランジスタ・パラメータすな
わち、寄生容量と寄生抵抗の低減であり、もう１つはト
ランジスタ性能すなわち、ｆｒ（遮断周波数）の向上で
ある。これらの要求事項を達成するために重要となるト
ランジスタの要素としでは、ベース抵抗ｒ′、コレクタ
飽和抵抗’　Ｃ８’ｂ ベース・コレクタ接合容量ｃ　１コレクタ・基板Ｃ 接合容ｆｆ１ｃ　　％及び実効ベース幅ＷＢが挙げられ
Ｓ る。これらの要素は何れも極力小さい事が望ましいが、
とりわけｃＴｃとＷＢの効果が大きい。ｃＴｃについて
は、回路の寄生容量として悪影響を及ぼす因子であるだ
けでなくｆｒを制限する因子でもあるため、ｃＴＣの低
減は素子及び回路の両面において重要となる。

また、Ｗ　については、ｆＴがＷの２乗に層比例して向
上することから他の因子に比して寄与率が高くこれも重
要な因子である。

以上の見地から、これまでの動作速度向上のアブローチ
は、何れもベース領域を重要視したものが多く、具体的
には活性ベース層の浅接合化（ＷＢの縮小）と外部ベー
ス領域の縮小（ｃＴｃの低減）の２点を重点に行なわれ
てきた。

しかしながら、上述のようなトランジスタの縮小は同時
に集積回路の集積度の向上にも寄与するため、必然的に
回路は大規模となり消費電力の増大を招く。消費電力の
増大は、回路内の配線における電流密度の増大による信
頼性の低下や発熱による特性変動等の種々の問題を引き
起こす。従って、トランジスタの性能としては低動作電
流で高動作速度が得られることが必要となる。このよう
な観点から前記トランジスタ・パラメータを検討すると
、Ｃの低減がｃＷ　　の低減と合わせＴＳ　　　　　　
ＴＣ’　　Ｂ て重要となる。

上記の点に鑑みてなされた特公昭６１−５４２５５号公
報に開示された技術を以下に説明する。第４図（ａ）〜
（ｈ）は−従来例としてこの文献に示された製造方法を
示す工程断面図である。

まず、第４図（ａ）に示すように、基板２０１の全面に
形成した酸化膜２０２をパターニングして、トランジス
タを形成する部分に単結晶領域である、開口部２０１ａ
を露出させる。

次に第４図（ｂ）に示すように、前記開口部２０１ａか
らｎ型不純物を拡散して埋込みコレクタ層２０３を形成
する。なお、ｐ十領域２０４はｐ型基板２０１の表面領
域の１１４′埋込み領域２０３以外の領域に設けられた
ｐ＋チャネルカット領域である。

そして、第４図（Ｃ）に示すように、ｎ型エピタキシャ
ル成長を行うと、単結晶領域である開口部２０１ａ上に
は単結晶層２０５ａが、酸化膜２０２上には多結晶層２
０５ｂがそれぞれ形成される。

ついで、第４図（ｄ）に示すように、全面にｎ型不純物
を所定の条件で拡散すると、単結晶層２０５ａと多結晶
層２０５ｂとにおける不純物の拡散係数の差により２５
１ａ及び２５１ｂに示すようなｐ型頭域が形成される。

つぎに、第４図（ｃ）に示すように、Ｃ！フ４＋０２の
混合ガスを用いたドライエツチングによりエッチバック
を行なうと、エツチングの濃度依存性により表面の平坦
化が達成される。

以後の工程は第４図（ｆ’）　、　（ｇ）及び（ｈ）に
図示するにとどめ詳細な説明は上記文献に譲るが、公知
の写真食刻技術と不純物拡散技術とを用いることにより
、活性ベース層２０７ａ、外部ベース領域２０７ｂ。

ベース電極２１１ｃ、コレクタ補償領域２０９ａ、コレ
クタ電極２０９ｂ及びエミツタ層２１０を夫々形成する
。

なお、これらの図において、２１１ａはコレクタ電極、
２１１ｂはエミッタ電極である。

上記に示したような従来の製造方法は微細写真食刻技術
の適用により、ｃＴＣとｃＴｓの両方を低減でき、かつ
、そのｃＴｓは、同レベルの微細化がなされたアイソブ
レーナ・トランジスタと比して著しく小さいという特徴
を有していた。

［発明が解決しようとする課題］ しかしながら、上記のような従来の製造方法とそれによ
って作製されたバイポーラ型トランジスタにおいては、
エミッタ領域とベース領域のパターニングをいずれも写
真食刻技術により行なっているため、素子の微細化は同
技術の有する最小解像寸法及び最小位置合せ精度によっ
て制限される。

したがって、同レベルの微細化を施したアイソブレーナ
・トランジスタと比較して、ｃＴＳは低減できるがｒ　
′と’ＴＣについては低減が不可能でｂｂ あるという問題がある。

さらに上記の従来技術においては、ベース及びコレクタ
の各電極が活性層の片側のみに取り付けられるため、ベ
ース、コレクタ各々の直列抵抗成分「　　、ｒ　゛の低
減にも限界があった。

ｃｓ　　　ｂｂ そして、以上の問題のほかに、ベース電極多結晶シリコ
ン及びコレクタ電極多結晶シリコンの表面は一様にシリ
コン酸化膜で覆われており、集積回路を形成する際には
、配線パターンとの接続のために、写真食刻技術を用い
たシリコン酸化膜の開口、いわゆるコンタクト工程が必
要となる。そのため、回路の集積度を上げて配線遅延を
減少させ集積回路全体としての動作速度の向上を図る際
に、コンタクト工程の寸法精度・位置合せ精度が制限因
子となる。

また、電極多結晶シリコンの分割（パターニング）手段
として選択酸化技術を用いているため、工程全体として
の熱処理量が大きく、工程初期に形成された埋込コレク
タ層が熱拡散に困って拡がり、耐圧を低下させるという
問題がある。

この発明は、上記のような写真食刻技術の能力限界によ
る素子の微細化、すなわち寄生パラメータ低減の限界を
除去し、ｒ　　　＝ｒ　　、ＣＴＣ１ｃｓ　　　　　ｂ
ｂ ｃＴｓの何れの寄生パラメータをも同時に低減できると
ともに、コンタクト工程の精度による高集積化（即ち高
速化）の制限及び大量の熱処理に起因する直流特性の低
下という問題点を除去し、トランジスタ単体としての直
流特性及び動作速度の向上のみならず、集積回路として
の動作速度の向上にも寄与できるバイポーラ型トランジ
スタとその製造方法を提供することを目的とするもので
ある。

〔課題を解決するための手段〕

この発明の請求項１に係るバイポーラ型トランジスタは
、半導体基板（基体）のトランジスタ形成領域に開口部
を設けた絶縁膜上にエピタキシャル成長によって開口部
の底部に形成された基体と反対導電型の埋込みコレクタ
単結晶層と、同時に開口側壁及び絶縁膜上に形成された
コレクタ電極多結晶層と、これら２つの結晶層上に施し
た選択酸化による分割手段を介して上記の埋込みコレク
タ単結晶層上に選択エピタキシャル成長により形成した
低濃度コレクタ単結晶層と、これと同時に通常エピタキ
シャル成長によって形成されたベース電極多結晶層と、
再び選択酸化により上記低濃度コレクタ単結晶層上に通
常エピタキシャル成長工程でトランジスタ領域に生ずる
凹部から不純物導入により形成した基板と同じ導電型の
活性ベース単結晶層と、この凹部の側壁のみに形成した
絶縁膜を用いて凹部を狭め、狭められた凹部の底部に露
出された活性ベース単結晶上に埋込まれた多結晶シリコ
ン層と、この多結晶シリコンを介して活性ベース単結晶
層中に不純物を導入して形成した基板と反対導電型のエ
ミッタ単結晶層とを構成して得られる対称電極構造を有
するものである。

また、請求項２に係る発明のバイポーラ型トランジスタ
の製造方法は、シリコン基板全面に酸化膜を形成し、ト
ランジスタを形成したい部位の前記酸化膜を選択的に除
去し、全面にエピタキシャル成長を行なうことによって
埋込コレクタ単結晶層とコレクタ電極多結晶層とを同時
形成し、公知の選択酸化技術を用いて前記コレクタ電極
多結晶層を酸化膜に依り分割したのち、前記選択酸化膜
を一旦除去し、トランジスタとなる凹部の側壁のみに前
記選択酸化工程で用いた耐酸化性膜を絶縁膜として残留
させ、前記埋込コレクタ単結晶層の表面を露出させたの
ち、選択エピタキシャル成長と通常エピタキシャル成長
を連続して行なうことにより、低濃度コレクタ単結晶層
とベース゛電極多拮晶層とを同時形成し、再び選択酸化
により前記ベース電極多結晶層を分割したのち、前記通
常エピタキシャル成長工程でトランジスタ領域に生じる
凹部から不純物を導入して活性ベース層を形成し、前記
凹部の側壁のみに絶縁膜を形成して凹部を狭め、前記狭
められた凹部の底部に前記活性ベース層を露出させた後
、前記狭められた凹部に多結晶シリコンを埋め込み、前
記多結晶シリコンを介して′ｆＦＪ記活性ベース層中に
不純物を導入してエミツタ層を形成するものである。

さらに、請求項３に係るこの発明のバイポーラ型トラン
ジスタの製造方法は、シリコン基板全面に酸化膜を形成
し、トランジスタを形成したい部分の前記酸化膜を選択
的に除去し、全面にエピタキシャル成長を行なうことに
より埋込コレクタ単結晶シリコン層と、コレクタ電極多
結晶シリコン層とを同時形成し、公知の写真食刻技術を
用いて前記コレクタ電極多結晶シリコン層を分割した後
、トランジスタとなる凹部の側壁を含む前記コレクタ電
極多結晶シリコン層の表面のみに絶縁膜を形成し、選択
エピタキシャル成長と通常エピタキシャル成長を連続し
て行なうことにより低濃度コレクタ単結晶シリコン層と
ベース電極多結晶シリコン層とを同時形成し、再び公知
の写真食刻技術を用いて前記ベース電極多結晶シリコン
層を分割した後、前記通常エピタキシャル成長工程でト
ランジスタ領域に生じる凹部から不純物を拡散して活性
ベース層を形成し、この凹部の側壁のみに絶縁膜を形成
して凹部を狭め、この狭められた凹部内のみに多結晶シ
リコンを埋め込みこの多結晶シリコンを介して前記活性
ベース層中に不純物を導入してエミツタ層を形成するも
のである。

［作用コ この発明の請求項１に係るバイポーラ型トランジスタは
、平面的に同軸対称の構造であり、ベース及びコレクタ
の活性領域の全周にわたってそれぞれの電極がとりつけ
られた構造を有するので、ベース及びコレクタのとくに
直列抵抗成分が低減される。また、電極多結晶層が直接
活性層に接続され、かつ電極多結晶層相互は絶縁膜によ
り分離される構造のため、高濃度接合に起因する接合耐
圧は低下せず、また接合容量は増大しない。

また、この発明の請求項２に係る製造方法においては、
絶縁膜にトランジスタ形成領域の凹部を設け、この凹部
の内部に活性層（単結晶）、電極層（多結晶）、絶縁層
を形成することにより、コレクタ、ベース、エミッタの
順で薄膜形成技術とエツチング技術のみを用いて形成す
るものであり、従来広く行われていた写真食刻技術を駆
使する位置合せ制御及び寸法制御の煩瑣な技術を必要と
しない。

また、この発明の請求項３に係る製造方法においては、
ベース及びコレクタの各電極多結晶シリコンのパターニ
ングを写真食刻法で行うものであり、その後の工程にお
いてこれらの多結晶シリコン電極パターンの周囲に側壁
絶縁膜が形成されるから、これを利用することにより配
線のためのコンタクト工程では写真食刻技術が不要とな
り、絶縁膜の全面異方性エツチングを用いれば自己整合
のみでコンタクト領域が形成される。さらに、この製造
工程中には、高温処理を行う選択酸化工程を用いないの
で、工程完了までの間に熱拡散による各拡散層の不純物
分布の変動がほとんどない。

［実施例］ 実施例１； ｍ１図はこの発明の請求項１に係るバイポーラ型トラン
ジスタの構造の一実施例を示す断面説明図である。この
トランジスタはもう一つの発明の製造方法に準拠して形
成されるものであるため、後記実施例に示す第２図の製
造工程説明図と関連させて同一部分符号を用いて説明す
る。

図において、１０１は第１導電型の半導体基体のｐ−型
シリコン基板（以下これを基板という）であり、１１５
はこの基板１０１の一主面上に形成された厚いシリコン
酸化膜１０２とシリコン窒化膜１０３とが形成する第１
の絶縁膜に基板１の表面に達するように形成された開口
部であり、この開口部１１５を中心としてその中にトラ
ンジスタが形成される。

１０４は開口部１１５の底部に露出した基板１０１の表
面上のみに開口部１１５の最小巾の１／２より薄い膜厚
で形成されたコレクタ用の埋込層をなすｎ中型シリコン
単結晶層（第２導電型の第１の単結晶半導体層）であり
、１０５−２は開口部１１５の側壁を含む前記第１の絶
縁膜１０３の表面のみに開口部１１５の最小中１／２よ
り薄い膜厚で設けられ、かつ所定のパターンに画定され
たコレクタ用のｎ十型シリコン多結晶層（第２導電型の
第１の多結晶半導体層）である。

１１８は開口部１１５の側壁被覆部を含むに型シリコン
多結晶層１０５−２の表面上のみに設けられたシリコン
酸化膜（第２の絶縁膜）　、１０７−３は側壁シリコン
窒化膜である。１０８−１は第２の絶縁膜１１８と第１
の単結晶半導体層１０４とにより形成される第１の凹部
１１Ｂを半ば埋め込むように形成された第２導電型の第
２の半導体層すなわちざ型シリコン単結晶層である。

１２０は、第２の絶縁膜１１８と第２の単結晶半導体層
ｔｏｇ−ｔとにより、第１の凹部ｔｔｅの上部に形成さ
れた第２の凹部１１９の底部の第２の単結晶半導体層１
０８−１の表面上のみに、第２の凹部１１９の最小［１
１の１／２より薄い膜厚で設けられたベース用の第１の
導電型の第３の単結晶半導体層（ｐ型シリコン単結晶層
すなわち活性ベース層）であり、１０９−２は第２の凹
部１１９の側壁を含む第２の絶縁膜１１８の表面上のみ
に第２の凹部１１９の最小１１の１／２より薄い膜厚で
設けられ、かつ所定のパターンに画定されたベース用の
第１の導電型の第２の多結晶半導体層（ｐ十型シリコン
多結晶層）である。

１１０は第２の凹部１１９の側壁被覆部を含む第２の多
結晶半導体層１０９−２の表面上のみに形成された緩衝
酸化膜からなる第３の絶縁膜であり、１１４はこの第３
の絶縁膜１１０と活性ベース層をなす第３の単結晶半導
体層１２０とにより形成された第３の凹部１３０内のみ
に設けられ、かつこの第３の凹部１３０を完全に埋め込
んで形成される第２の導電型のエミッタ電極用の多結晶
半導体層である。

１２１は第３の多結晶半導体層１１４と第３の単結晶半
導体層１２０との界面を含み、第２の多結晶半導体層１
０９−２と第３の単結晶半導体層１２０との界面を含ま
ない範囲の単結晶半導体層１２０中に設けられ、かつ第
２の単結晶半導体層ｉｏｇ−ｉよりも高い電荷担体濃度
を有する第２導電型領域すなわちｎ中型エミッタ領域で
ある。

以上のような構成において、ざ型シリコン単結晶層１０
８−１とｐ型シリコン単結晶層１２０とに型エミッタ領
域１２１とが層状のｎｐｎ型バイポーラトランジスタを
形成するものである。

すなわち、ｎ７’４２シリコン単結晶層１０８−１はコ
レクタ領域であり、ｎ中型の押込み層１０４を介してｎ
ｊ型シリコン多結晶層１０５−２をコレクタ電極として
取出される。また、ｐ型シリコン単結晶層１２０は活性
ベース層を構成し、これと接続するｐ十型シリコン多結
晶層１０９−２をベース電極として取出される。ｎ＋型
シリコン単結晶層１２１はエミッタ領域をなし、ｎ型の
シリコン多結晶層１１４を電極として外部に取出される
。

実施例２； 第２図（Ａ）〜（Ｌ）はこの発明の請求項２に係る製造
方法の一実施例を示すもので、第１図の実施例に示した
バイポーラ型トランジスタの製造工程断面図である。工
程図（Ａ）〜（Ｌ）の順にしたがって各工程と形成状態
を説明する。

（Ａ）まず、ｐ−型シリコン基板（第１の導電型の半導
体基体二以下基板という）　１０１に公知の技術によっ
てｐ十型チャネルストッパ領域（図示は省略、第３図参
照）を形成したのち、基板１０１表面に０．５〜１．０
　μｔｔｒ　ノシリコン酸化膜１０２と、５ｏｏ〜１０
００人のシリコン窒化膜１０３とを形成する。そして写
真食刻技術を用いて、トランジスタを形成する領域のこ
れらの酸化膜１０２及び窒化膜１０３をエツチングして
基板１０１表面を露出させる。１１５はこのようにして
得られた開口部である。

（Ｂ）エピタキシャル成長に依りイ型シリコン層を形成
すると、露出した基板１０１上には埋込コレクタ層とな
るイ型シリコン単結晶層１０４が、シリコン酸化膜１０
２及びシリコン窒化膜１０３上にはコレクタ電極となる
イ型シリコン多結晶層１０５−１が、各々形成される。

そして、後の選択酸化工程のために、ｖ！衝層となる５
００−１００［）人のシリコン酸化膜１０Ｂと耐酸化性
膜となる１０００〜３０００人のシリコン窒化膜１０７
−１を形成する。

（Ｃ）写真食刻技術を用いてシリコン窒化膜１０７−１
をパターニングし、これをマスクとしてに型シリコン多
結晶層１０５−１の選択酸化を行なって、コレクタ電極
多結晶シリコン領域１０５−２を画定した後、前記選択
酸化ＪＩｆｌ１０Ｂを除去する。ここで、選択酸化膜１
０６の除去は５〜１０％の緩衝弗酸を用いればシリコン
窒化膜１０３及び１０７−１及び多結晶シリコン１０５
−２がエツチングストッパとなるため、容易に行なうこ
とが可能である。

（Ｄ）図示しないフォトレジスト若しくはポリイミド樹
脂を塗布し、０２プラズマによりエッチバックを行なっ
て、トランジスタ領域の凹部１１Ｂ及びコレクタ電極分
離領域１１７をフォトレジストで埋め、さらにシリコン
窒化膜１０７−１の異方性エツチングを行なうことによ
り、第１の凹部１１６内にシリコン窒化膜１０７−２を
残す。そして熱酸化を行なってコレクタ電極多結晶シリ
コン１０５−２上のみに２０００〜３０００人のシリコ
ン酸化膜１１８を形成する。

（Ｅ）シリコン窒化膜１０７−２の異方性エツチングに
より側壁窒化膜１０７−３を形成し、続いてシリコン酸
化膜１１８の異方性エツチングを行なって　ｎ＋型シリ
コン（埋込コレクタ）単結晶層１０４の表面を露出させ
る。

（Ｆ）選択エピタキシャル成長技術を用いて、前記に型
シリコン（埋込コレクタ）単結晶層１０４上のみ低濃度
コレクタ層となるｎ−型シリコン単結晶層１０８−１を
成長させる。この時成長層の厚さは、成長後の表面が前
記側壁窒化膜１０７−３の上面と一致するように設定す
る事が望ましい。続いて、通常のエピタキシャル成長を
行なって、ざ型シリコン単結晶層１０８−２と、ベース
電極となる多結晶シリコン層１０９−１とを同時形成す
る。

（Ｇ）再び選択酸化を行なうために５００〜１０００人
の緩衝シリコン酸化膜１１０と、３０００〜６０００人
のシリコン窒化膜ｔｔｔ−ｉとを形成する。この時シリ
コン窒化膜１１ｉ１の厚さは、この段階におけるトラン
ジスタ領域の第２の凹部１１９を埋め込み、かつ、この
部分のシリコン窒化膜１１１−１表面が平坦となるよう
な膜厚とする。

（１１）前記シリコン窒化膜１１ｉ−ｉをパターニング
し、選択酸化を行なってシリコン酸化膜１１２を形成し
、これによって、ベース電極となる多結晶シリコン領域
１０９−２を画定する。

（＋）スパッタエツチングによりシリコン窒化膜１１１
−２と選択酸化膜１１２の双方を同時にエッチバックし
て表面を平坦化する。この時、エッチバック量としては
、シリコン窒化膜１１１−２の２０〜５０％か残存する
ように設定することが望ましい。続いてシリコン窒化膜
１１１−２のみを異方性エツチングにより、エッチバッ
クして、トランジスタ領域の第２の凹部１１９内のみに
シリコン窒化膜１１１３を残存させたのち、ｎ型不純物
、例えば硼素（Ｂ）を加速エネルギー２０〜３０ｋｅＶ
　、ドーズ量１Ｏ１５〜１１０１６ａ”−２の条件でイ
オン注入して多結晶シリコン領域１０９−２をｐ中型と
し、ベース電極となる第２のシリコン多結晶層１０９−
２を形成する。その後、熱酸化を行なって前記ベース電
極多結晶シリコン！０９−２表面のみに２０００〜３０
００人のシリコン酸化膜１１０を形成する。

（Ｊ）シリコン窒化膜１１１−３を熱リン酸等を用いて
除去し、緩衝シリコン酸化膜１１０を通してｎ型不純物
例えば硼素を加速エネルギー５〜１ＯｋｅＶ、ドーズｍ
１０１２〜１０’ｃｍ−”の条件でイオン注入してｐ型
の活性ベース層１２０を形成する。

（Ｋ）１０００〜３０００人のシリコン窒化膜を形成し
、異方性エツチングを用いてエッチバックを行ない、側
壁シリコン窒化膜１１３を形成した後シリコン酸化膜１
１０をエツチングしてエミッタ開口部１３０を形成する
。

（Ｌ）２０００〜４０００人の多結晶シリコン膜を形成
したのち、前記側壁窒化膜１１３の上面が露出する迄で
、異方性エツチングによって、エッチバックを行なって
、エミッタ開口部１３０に多結晶シリコン１１４を埋め
込む。続いて前記多結晶シリコン１１４の表面を１００
〜２００人程度酸化し、ｎ型不純物、例えば砒素（Ａｓ
）を加速エネルギー４０〜５０ｋｅＶ　、　ドーズ量１
０１６〜ｉｏ１７ｃｍ”−２の条件でイオン注入し、非
酸化性雰囲気中で熱処理を行なって活性ベース層１２０
の中にｎ＋型エミッタ領域１２１を形成し第２図（Ｌ）
に示す最終不純物分布の構造のトランジスタを得る。

実施例３゜ 第３図（ａ）〜（Ω）はこの発明の請求項３に係る製造
方法の一実施例を示すバイポーラ型トランジスタの製造
工程断面図である。（ａ）〜（Ｎ）の工程図順にその工
程と形成状悪を説明する。

（ａ）　ｐ−型シリコン基板（第１導電型の半導体基体
）３０１に公知の技術を用いてｐ十型チャンネルホッパ
領域（図示せず）を形成した後ｆ型シリコン基板３０１
（以下基板という）表面全面に０．５〜１．０μｍ厚の
シリコン酸化膜（第１の絶縁膜）１０２を形成する。そ
して、写真食刻技術を用いて、トランジスタを形成する
領域の前記酸化膜３０２をエツチングして開口部３１５
を形成して基板１０１表面を露出させる。

（ｂ）第２導電型の半導体層をエピタキシャル成長する
ことにより、ヤ型シリコン層を全面に形成すると（ａ）
工程で露出した基板３０１上には、埋込みコレクタ層と
なるｎ中型単結晶シリコン層（第１の単結晶゛半導体層
）３０３が、シリコン酸化膜３０２上にはコレクタ電極
となるに型多結晶シリコン層（第１の多結晶半導体層）
　３０４−１が各々形成される。ここで第１の凹部３１
Ｂが形成される。そして、緩衝層となる５００〜１００
０人厚のシリコン酸化膜３０５と、その上に耐酸化性膜
となる１０００〜３０００人厚のシリコン窒化膜３０［
ｉ−１を全面に形成する。

（ｃ）写真食刻技術を用いて、シリコン窒化膜３０Ｂ−
１、シリコン酸化膜３０５及び多結晶シリコン層３０４
−２を同一パターンに画定する。

（ｄ）フォトレジスト若しくは、ポリイミド樹脂を塗布
し、０２プラズマを用いた異方性工・ソチングによりエ
ッチバックを行なってトランジスタ領域の第２の凹部３
１７内を埋め、シリコン窒化膜の異方性エツチングを行
なうことにより、第２の凹部３１７内のみにシリコン窒
化膜３０Ｇ−２を残す。そして熱酸化を行なってコレク
タ電極多結晶シリコン３０４−２上のみに２０００〜３
０００人厚のシリコン酸化膜（第２の絶縁膜）３２７を
形成する。

（Ｃ）シリコン窒化膜３０Ｂ−２異方性工・ソチングに
より側壁シリコン窒化膜３０Ｂ−３を形成し、続いてシ
リコン酸化膜３０５の異方性エツチングを行なってヤ型
単結晶ンリコン層３０３の表面を露出させる。

（ｒ）選択エピタキシャル成長技術を用いて、前記ヤ型
単結晶シリコン層３０３上のみに低濃度コレクタ層とな
るｒ型単結晶シリコン層（第２導電型の第２の単結晶半
導体層）　３０７−１を成長させる。

この時、成長層の厚さは成長後の表面が前記側壁シリコ
ン窒化膜３０Ｂ−３の上面と一致するように設定するこ
とが望ましい。続いて、通常のエピタキシャル成長を行
なって、ざ型単結晶シリコン層（第３の単結晶半導体層
）　３０７−２と、ベース電極となる多結晶シリコン層
（第２の多結晶半導体層）３０８−１とを同時形成する
。

（ｇ）５００〜１０００人厚の緩衝シリコン酸化膜３０
９と、３０００〜６０００人厚のシリコン窒化膜３１０
−１とを全面に形成する。この時、シリコン窒化膜３１
０−１はこの段階におけるトランジスタ領域の凹部（第
３の凹部）３１８を埋め込み、かつ、この部分のシリコ
ン窒化膜３１０−１表面が平坦となるような膜厚とする
。

（ｈ）シリコン窒化膜３１０−１、シリコン酸化膜３０
９、及び、多結晶シリコン層３０８−１を写真食刻技術
により同一パターンに画定する。シリコン窒化膜３１０
−２及び多結晶シリコン層３０ｇ−２が形成される。

（１）シリコン窒化膜３１０−２を異方性エツチングに
よりエッチバックしてトランジスタ領域の第３の凹部３
１８内のみにシリコン窒化膜３１０−３を残存させ、ｎ
型不純物、例えば、硼素を加速エネルギー２０〜３０ｋ
ｅＶ、ドーズｍ　１０１５〜１０１１０１６ａの条件で
イオン注入してベース電極多結晶シリコン層３０８−２
を第１導電型のｐ中型としてベース電極多結晶シリコン
層３０８−３を形成する。その後前記ベース電極多結晶
シリコン層３０８−３の表面のみに２０００〜３０００
人厚のシリコン酸化膜（第３の絶縁膜）３１１を構成す
る。

（ｊ）　第３の凹部３１８の中のシリコン窒化膜３１０
−３を熱リン酸等を用いて除去し、緩衝シリコン酸化膜
３０９を通してｎ型不純物、例えば、硼素を加速エネル
ギー５〜１０ｋｃＶ　、ドーズ量ｔｏ１２〜１０１３ｃ
Ｉｎ−２の条件でイオン注入して第１導電型のｐ型シリ
コン単結晶の活性ベース層３１２を形成する。

（ｋ）１０００〜３０００人厚のシリコン窒化膜を全面
に形成し、異方性エツチングを用いてエッチバックを行
ない第３の凹部３１８の中に側壁シリコン窒化１１４３
１３−１を形成する。この時、コレクタ電極多結晶シリ
コン３０４−２パターンの周囲と、ベース電極多結晶シ
リコン３０８−２パターンの周囲とにも同時に側壁シリ
コン窒化膜（第４の絶縁膜）３１３−２が形成される。

続いて、シリコン酸化膜３０９をエツチングしてエミッ
タ開口を行ないエミッタ開口部３１９を形成する。

ＣＤ　）２０００〜４０００人厚の多結晶シリコン層を
全面に形成したのち、側壁シリコン窒化膜３１３−１の
上面が露出する迄で、異方性エツチングを用いてエッチ
バックを行なってエミッタ開口部３１９内にエミッタ電
極多結晶シリコン３１４を形成する。この時、コレクタ
電極多結晶シリコン３０４−２パターンの周囲と、ベー
ス電極多結晶シリコン３０ｇ−２パタ一ン周囲とには、
同時に、側壁多結晶シリコン３２０が形成される。続い
て多結晶シリコン層３１４表面を１００〜２００人程度
酸化し、ｎ型不純物例えば、砒素を加熱エネルギー４０
〜５０ｋｅＶ　、ドーズ量１０１６〜，０１７ｃｎＩ−
２の条件でイオン注入し、非酸化性雰囲気中で熱処理を
行なって、活性ベース層３１２中に第２導電型のｎ中型
のエミツタ層３２１を形成して、第１図（Ｆ）に示す最
終不純物分布構造のトランジスタが得られる。

なお、この発明のバイポーラ型トランジスタとその製造
方法は上記実施例に示されたようにｎｐｎ型バイポーラ
トランジスタだけでなくｐｎｐｍバイポーラトランジス
タにも適用しうるちのであるばかりでなく、素子構成部
分の濃度を含む組成及び膜厚その他の寸法なども上記実
施例に限定されるものではない。

［発明の効果コ 以上詳細に説明したように、この発明の請求項１に係る
バイポーラ型トランジスタは平面的に同軸構造であり、
ベース、コレクタ各々の活性領域の周辺部全周にわたっ
て電極が取り付けられた形となるため、ベース及びコレ
クタの直列抵抗成分を著しく低減でき、従って、動作速
度を全動作電流域にわたって向上させることが可能であ
る。

さらに、この発明によるバイポーラ型トランジスタには
、高濃度に不純物が導入された、いわゆる補償領域が無
く、電極多結晶層が直接、活性層に接続され、かつ、電
極多結晶層相互は絶縁膜により分離されているため、高
濃度接合による接合耐圧劣化や接合容量増大といった問
題を生じること無くトランジスタを微細化することが可
能である。

また、この発明の請求項２に係る製造方法によれば、基
板上に形成した酸化膜をエツチングしてトランジスタ領
域に凹部を形成し、前記凹部の内壁に、活性層、電極層
、絶縁層を順次、コレクタ、ベース、エミッタの順で、
薄膜形成技術とエツチング技術のみを用いて形成するた
め、写真食刻技術による位置合せ制御及び寸法制御が不
要となり、写真食刻技術の位置合せ精度及び最小解像寸
法の限界を超える微細なトランジスタを極めて再現性良
く作製することが可能である。

さらに、この発明の製造方法によれば、各電極多結晶シ
リコンを選択酸化技術を用いてパターニングしているた
め、トランジスタ領域の表面が平滑であり、配線の微細
化高信頼性化、低抵抗化も同時に達成できる効果がある
。

また、この発明の請求項３に係る製造方法によれば、ベ
ース及びコレクタの各電極多結晶シリコンのパターニン
グを写真食刻法により行なうようにしたので、その後の
工程で該多結晶シリコン電極パターンの周囲に側壁絶縁
膜が形成されるため、コンタクト工程に於て写真食刻技
術が不要となり、絶縁膜の全面異方性エツチングによっ
て自己整合でコンタクト領域を形成できる。従って、回
路の集積度の向上と、これによる動作速度の向上が可能
である。また、この製造工程中には、選択酸化工程が無
いため、熱拡散による不純物分布の変動が小さく、高周
波特性及び直流特性の双方が良好なトランジスタを再現
性良く作製することが可能である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すバイポーラ型トラン
ジスタの断面構成説明図、第２図（Ａ）〜（Ｌ）は第１
図の実施例のバイポーラ型トランジスタの製造方法を説
明する断面工程図、第３図（ａ）〜（Ω）はこの発明の
製造方法のもう１つの実施例を示す断面図、第４図（ａ
）〜（ｈ）は従来のバイポーラ型トランジスタの製造方
法を説明する断面工程図である。 第１図及び第２図（Ａ）〜（Ｌ）において、１０１はｐ
−型シリコン基板（第１導電型の半導体基体、１０２は
シリコン酸化膜、（第１の絶縁膜の１層目）、１０３は
シリコン窒化膜（第１の絶縁膜の２層目）、１０４は埋
込みコレクタ層をなすイ型シリコン単結晶層（第２導電
型の第１の単結晶半導体層）１０５−１はコレクタ電極
用のに型シリコン多結晶層（第２導電型の第１の多結晶
半導体層）　、１０５−２はコレクタ電極をなすイ型シ
リコン多結晶領域、ｌＯ６は（緩衝）シリコン酸化膜、
ｔｏ’ｙ、−ｔは耐酸化性膜のシリコン窒化膜、１（１
７−２はシリコン窒化膜、１０７−３は側壁シリコン窒
化膜、１０８−１はぎ型シリコン単結晶層（第２導電型
の第２の単結晶半導体層）　、１０８−２はｎ−型シリ
コン単結晶層（第２導電型の第３の単結晶半導体層）　
、１０９−１はｎ−型シリコン多結晶層（第２導電型の
第２の多結晶半導体層）　、１０９−２はＰ十型シリコ
ン多結晶領域（ベース電極）　、１１０は緩衝シリコン
酸化膜（第３の絶縁膜）　、１ｌｌ−１はシリコン窒化
膜、１１１−２はエツチング後のシリコン窒化膜、１１
１−３はシリコン窒化膜、１１２はシリコン酸化膜、１
１３は側壁シリコン窒化膜、１１４はエミッタ電極の多
結晶シリコン、１１５は開口部、１１８は第１の凹部、
１１７はコレクタ電極分離領域、１１８はシリコン酸化
膜（第２の絶縁膜）、１１９は第２の凹部、１２０はｐ
十型シリコン単結晶領域の活性ベース層、１２１はに型
シリコン単結晶のに型エミッタ領域、１３０はエミッタ
開口部である。 また、第３図（ａ）〜（ｆｆ）において、３０１はｐ−
型シリコン基板（第１導電型の半導体基体）、３０２は
シリコン酸化膜（第１の絶縁膜）　、３０３は埋込みコ
レクタ層のｎ中型単結晶シリコン層（第１の単結晶半導
体層）　、３０４−１はｎ中型多結晶シリコン層（第１
の多結晶半導体層’）　、３０４−２はコレクタ電極多
結晶シリコン層、３０５は緩衝用のシリコン酸化膜、３
０［３−１及び３０６−２はシリコン窒化膜、３０６−
３は側壁シリコン窒化膜、３０７−１はｎ−型単結晶シ
リコン層（第２導電型の第２の単結晶半導体層）　、３
０７−２はｎ−型単結晶シリコン層（第３の単結晶半導
体層）　、３０８−１はぎ型多結晶層シリコン層（ベー
ス電極用の第２の多結晶半導体層）、３０８−２はぎ型
ベース電極多結晶シリコン層、３０８−３はｐ中型ベー
ス電極多結晶シリコン層、３０９は緩衝シリコン酸化膜
、３１０−１　、３１０−２　、３１０−３はシリコン
窒化膜、３１１はシリコン酸化膜（、第３の絶縁膜）　
、３１２はｐ型の活性ベース層、３１３−１　。 ３１３−２は側壁シリコン窒化膜、３１４はエミッタ電
極多結晶シリコン、３１５は開口部、３１６は第１の凹
部、３１７はトランジスタ領域用の第２の凹部、３１８
は第３の凹部、３１９はエミッタ開口部、３２０は側壁
多結晶シリコン、３２１はｎ＋型のエミツタ層、３２７
はシリコン酸化Ｈ（第２の絶縁膜）である。 この兄朗のバイホ′ノｒ寸トラシジズタｍｍａ第１囚 第２図（所の３） ハ　　　　　　　　へ （）　　　　　　　　　　　　ＬＬＩ ソ　　　　　　　　　９ エ　　　　　　　　　　　　　　　　ハ一 ハ　　　　　　　　　　　　　　　　　　　　　　シ？
−一一　　　　　　　　　　　　　　　　　　　　　　
　　　　−ノ＼−／ 谷り米の１叉だ１１″：ＸろりＮイホシ“ラトフンジ第
４図 （ｅ） スタの工下ｌ凶

Claims (4)

【特許請求の範囲】
1. （１）半導体基体の一主面上に形成されたバイポーラ型
   トランジスタにおいて、 第１導電型の前記半導体基体に達する深さの開口部が設
   けられた第１の絶縁膜と、 前記開口部の底部の前記半導体基体表面上のみに前記開
   口部の最小巾の１／２より薄い膜厚で設けられた第２導
   電型の第１の単結晶半導体層と、前記開口部の側壁を含
   む前記第１の絶縁膜の表面上のみに前記開口部の最小巾
   の１／２より薄い膜厚で設けられ、かつ、所定のパター
   ンに画定された第２導電型の第１の多結晶半導体層と、 前記開口部の側壁被覆部を含む前記第１の多結晶半導体
   層の表面上のみに設けられた第２の絶縁膜と、 この第２の絶縁膜と前記第１の単結晶半導体層とにより
   前記開口部内に形成されてなる第１の凹部を半ば埋め込
   むかたちで設けられた第２導電型の第２の単結晶半導体
   層と、 前記第２の絶縁膜と前記第２の単結晶半導体層とにより
   前記第１の凹部の上部に形成された第２の凹部の底部に
   あたる前記第２の単結晶半導体層の表面上のみに、前記
   第２の凹部の最小巾の１／２より薄い膜厚で設けられた
   第２導電型の第３の単結晶半導体層と、 前記第２の凹部の側壁を含む前記第２の絶縁膜の表面上
   のみに、前記第２の凹部の最小巾の１／２より薄い膜厚
   で設けられ、かつ、所定のパターンに画定された第１導
   電型の第２の多結晶半導体層と、 前記第２の凹部の側壁被覆部を含む前記第２の多結晶半
   導体層の表面上のみに設けられた第３の絶縁膜と、 この第３の絶縁膜と前記第３の単結晶半導体層とにより
   、前記第２の凹部内に形成された第３の凹部内のみに設
   けられ、かつ、前記第３の凹部を完全に埋め込んでなる
   第２導電型の第３の多結晶半導体層と、 この第３の多結晶半導体層と前記第３の単結晶半導体層
   との界面を含み、前記第２の多結晶半導体層と前記第３
   の単結晶半導体層との界面を含まない範囲の前記第３の
   単結晶半導体層中に設けられ、かつ、前記第２の単結晶
   半導体層よりも高い電荷担体濃度を有してなる第２導電
   型領域と、この第２導電型領域と前記第３の単結晶半導
   体層中の全周にわたって接し、前記第２の多結晶半導体
   層と前記第３の単結晶半導体層との界面を含み、前記第
   １の単結晶半導体層と前記第２の単結晶半導体層との界
   面を含まない範囲の前記単結晶半導体層中に層状に設け
   られた第１導電型領域とを有し、 前記第１の単結晶半導体層と第１の多結晶半導体層とは
   電気的・機械的に接続されており、前記第３の単結晶半
   導体層と第２の多結晶半導体層とは機械的に接続されて
   いることを特徴とするバイポーラ型トランジスタ。
2. （２）半導体基体の一主面上に形成されるバイポーラ型
   トランジスタの製造方法において、 第１導電型の上記半導体基板の表面に第１の絶縁膜をパ
   ターニングして形成する第１の工程と、この第１の絶縁
   膜の選択された部分を除去し、前記半導体基体表面の一
   部を露出させる第２の工程と、 上記主面の全面にわたり上記第１及び第２の工程により
   生じた凹部の最小巾の１／２より薄い膜厚の第２導電型
   の半導体層をエピタキシャル成長して前記露出させた半
   導体基体表面上には第１の単結晶半導体層を形成し、ま
   た、前記パターニングされた第１の絶縁膜表面には第１
   の多結晶半導体層を各々同時に形成する第３の工程と、 前記第１の絶縁膜の上面に成長した第１の多結晶半導体
   層のうち選択された領域のみを酸化して酸化膜を形成す
   る第４の工程と、 この酸化膜を除去する第５の工程と、 上記凹部の段差側壁を含む第１の多結晶半導体層表面の
   みに第２の絶縁膜を形成する第６の工程と、 上記第１の単結晶半導体層面上のみに第２導電型の第２
   の単結晶半導体層を選択的に成長させ、上記第１〜第６
   工程により生じた凹部を半ば埋め込む第７の工程と、 上記主面の全面上に上記第１〜第７の工程により生じた
   凹部の最小巾の１／２より薄い膜厚の第２導電型の半導
   体層をエピタキシャル成長させて、上記第２の単結晶半
   導体層面上には第３の単結晶半導体層を、上記第２の絶
   縁膜表面には第２の多結晶半導体層を各々同時に成長さ
   せる第８の工程と、 上記第２の絶縁膜の上方に成長した第２の多結晶半導体
   層のうち、選択された領域のみを酸化して酸化膜を形成
   する第９の工程と、 上記第２の多結晶半導体層のみを不純物導入して第１導
   電型の多結晶半導体層を形成する第１０の工程と、 上記第３の単結晶半導体層の表面を含む領域のみを不純
   物導入して第１導電型の単結晶半導体層を形成する第１
   １の工程と、 上記第２の多結晶半導体層表面のみに第３の絶縁膜を形
   成する第１２の工程と、 上記第３の単結晶半導体層面上のみに第３の多結晶半導
   体層を形成する第１３の工程と、 この第３の多結晶半導体層及びこれと直下に接する上記
   第３の単結晶半導体層の表面を含む領域を不純物導入し
   て第２導電型の単結晶半導体層を形成し、かつ、この第
   ２導電型領域が、予め上記第３の単結晶半導体層表面付
   近に形成された上記第１導電型領域に包含されるように
   形成する第１４の工程とを含むことを特徴とするバイポ
   ーラ型トランジスタの製造方法。
3. （３）半導体基体の一主面上に形成されるバイポーラ型
   トランジスタの製造方法において、 第１導電型の半導体基体の一主面上に、第１の絶縁膜を
   形成する第１の工程と、 前記第１の絶縁膜の選択された領域を除去し第１の開口
   部を形成し、前記半導体基体表面の一部を露出させる第
   ２の工程と、 上記主面全面にわたり、上記第１及び第２の工程により
   生じた上記開口部が形成する凹部の最小幅の１／２より
   薄い膜厚の第２導電型の半導体層をエピタキシャル成長
   させることにより前記露出させた半導体基体表面上には
   、第１の単結晶半導体層を、上記第２の工程によりパタ
   ーニングされた第１の絶縁膜表面には第１の多結晶半導
   体層を各々同時に形成する第３の工程と、 前記第１の多結晶半導体層のうち選択された領域のみを
   除去する第４の工程と、 段差側壁を含む前記第１の多結晶半導体層表面のみに、
   第２の絶縁膜を形成する第５工程と、前記第１の単結晶
   半導体層面上のみに、第２導電型の第２の単結晶半導体
   層を選択的に成長させ、上記第３〜第５の工程により、
   前記開口部内に生じた第１の凹部を半ば埋め込む第６の
   工程と、上記主面全面にわたり、上記第６の工程により
   上記第１の凹部内に生じた第２の凹部の最小巾の１／２
   より薄い膜厚の第２導電型の半導体層をエピタキシャル
   成長させることにより、前記第２の単結晶半導体層表面
   上には、第３の単結晶半導体層を形成し、また、前記第
   ２の絶縁膜上には、第２の多結晶半導体層を、各々同時
   に形成する第７の工程と、 前記第２の多結晶半導体層のうち選択された領域のみを
   除去する第８の工程と、 前記第２の多結晶半導体層を第１導電型に変える第９の
   工程と、 前記第２の多結晶半導体層の表面のみに第３の絶縁膜を
   形成する第１０の工程と、 前記第３の単結晶半導体層の表面付近を第１導電型に変
   える第１１の工程と、 上記第７〜第９の工程により前記第２の凹部内に生じた
   第３の凹部を埋め尽くさない膜厚の第４の絶縁膜を上記
   主面上の全ての段差側壁のみに形成する第１２の工程と
   、 上記第１２の工程により前記第３の凹部内に生じた第２
   の開口部の底部のみに前記第３の単結晶層表面を露出さ
   せる第１３の工程と、 前記第２の開口部内と上記主面上の全ての段差側壁のみ
   に第３の多結晶半導体層を形成する第１４の工程と、 前記第２の開口部内の第３の多結晶半導体層、及び、こ
   れと直下に接する前記第１導電型領域の表面付近を第２
   導電型に変える第１５の工程とを含むことを特徴とする
   バイポーラ型トランジスタの製造方法。
4. （４）第２の単結晶半導体層の成長時点における電荷担
   体濃度は第１の単結晶半導体層の電荷担体濃度よりも低
   く形成することを特徴とする請求項２又は３記載のバイ
   ポーラ型トランジスタの製造方法。