JPH0456328A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 バイポーラトランジスタおよびヘテロバイポーラトラン
ジスタの製造方法に関し。

真性ベース領域と外部ベース領域との接続を確実に行う
ことのできる５薄いベース層の形成方法を提供すること
を目的とし。

第１の発明は、ｙＩいベース層を持つ高速バイポーラト
ランジスタの製造方法において、−導電型の単結晶半導
体基板上にコレクタ領域を形成する工程と１表面に反対
導電型の第１の多結晶半導体層および第１の絶縁膜を順
次堆積する工程と、該第１の多結晶半導体層および第１
の絶縁膜から成る積層体中に、真性トランジスタ領域用
芯を開口する工程と、該真性トランジスタ領域用窓の内
面を含めて表面に、第２の多結晶半導体層および第２の
絶縁膜を順次堆積する工程と、異方性エツチングによっ
て、前記真性トランジスタ領域用窓の側壁にサイドウオ
ールを形成する工程と、該サイドウオールに囲まれた部
分にレジストを充填する工程と、露出している第２の多
結晶半導体を絶縁物化して、第１の一絶縁膜と第２の絶
縁膜とを接続する工程と、前記レジストを除去する工程
と、真性トランジスタ領域用窓の底面に露出した単結晶
半導体基板上に単結晶半導体を選択的に成長させて、ベ
ース層を形成する工程と、該ベース層上にエミッタ領域
を形成する工程とを含むように構成し 第２の発明は、薄いベース層を持つ高速バイポーラトラ
ンジスタの製造方法において、−導電型の単結晶半導体
基板上にコレクタ領域を形成する工程と９表面に反対導
電型の第１の多結晶半導体層および第１の絶縁膜を順次
堆積する工程と、該第１の多結晶半導体層および第１の
絶縁膜から成る積層体中に、真性トランジスタ領域用窓
を開口する工程と、該真性トランジスタ領域用窓の内面
を含めて表面に、第２の多結晶半導体層および第２の絶
縁膜を順次堆積する工程と、異方性エンチングによって
、前記真性トランジスタ領域用窓の側壁にサイドウオー
ルを形成する工程と、該サイドウオールに囲まれた部分
にレジストを充填する工程と、露出している第２の多結
晶半導体を絶縁物化して、第１の絶縁膜と第２の絶縁膜
とを接続する工程と、該サイドウオールおよび第１の絶
縁膜を含む全面に、単結晶および多結晶の連続した第３
の半導体層を成長させる工程と、前記真性トランジスタ
領域用窓の内部にレジストを充填する工程と９等方性エ
ツチングによって、前記第３の半導体層のうち多結晶半
導体領域を除去し、単結晶半導体領域を残すことにより
ベース層を形成する工程と、該ベース層上にエミッタ領
域を形成する工程とを含むように構成し 第３の発明は、第１の発明または第２の発明において、
ベース層を形成するための半導体として。

エミッタおよびコレクタより狭いバンドギャップを有す
る半導体を用いるように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法、特にバイポーラトラ
ンジスタおよびヘテロバイポーラトランジスタの製造方
法に関する。

半導体集積回路゛の性能向上のためには、高速性能に優
れた半導体素子を形成することが要求される。

そのためには、バイポーラトランジスタのベース層をよ
り薄くしたり、ベース層をエミッタおよびコレクタを構
成する半導体より狭いバンドギャップを有する半導体に
よって構成してヘテロバイポーラトランジスタ構造とす
ることにより、遮断周波数を向上させる必要がある。

〔従来の技術〕

従来、バイポーラトランジスタのベース層を薄く形成す
るた砂に１次の方法が採られていた。

■スクリーン酸化膜を介して、不純物イオンを低い加速
エネルギーで注入した後、熱拡散させる方法。

■Ｓ　Ｓ　Ｔ　（Ｓｕｐｅｒ　Ｓｅｌｆ−ａｌｉｇｎｅ
ｄ　ｐｒｏｃｅｓｓＴｅｃｈｎｏｌｏｇｙ）　、　　Ｅ
　Ｓ　Ｐ　Ｅ　Ｒ（Ｅｍｉｔｔｅｒ−ｂａｓｅ　Ｓｅｌ
ｆ−ａｌｉｇｎｅｄ　　５ｔｒｕｃｔｕｒｅ　　ｗｉｔ
ｈ　　Ｐｏ１ｙｓｉｌｉｃｏｎＥｌｅｃｔｒｏｄｅｓ　
ａｎｄ　Ｒｅ５ｉｓｔｏｒｓ）など、ダブルポリシリコ
ンを用いた自己整合プロセスによる方法。

〔発明が解決しようとする課題〕

上記■の方法では、低い加速エネルギーで不純物をイオ
ン注入している。この結果１例えばボロンをイオン注入
すると、チャネリング現象が起こるので、この方法によ
るベース幅の縮小は、はぼ限界に達しており、現状以上
の成果を望むことはできない。

上記■の方法では、真性ベース層のイオン注入とエミッ
タ領域の不純物拡散とが同じ窓を介して行われる。この
結果、エミッタ領域の拡散を抑えると真性ベース層と外
部ベース領域との接続が不十分でパンチスルーの原因と
なり、逆に、エミッタ領域を深くするとエミッタ領域と
高濃度ベース層との間のトンネルリークの増大を招く。

つまりベース層の接続状態がデバイス特性に太き（影響
するため、安定した特性を得ることが極めて困難である
。

したがって、従来の技術には、非常に浅いエミッタ領域
およびべ一−ス層、つまり、薄いベース層を持つバイポ
ーラトランジスタを安定して供給することができない、
という問題があった。

本発明は、この問題点を解決して、真性ベース領域と外
部ベース領域との接続を確実に行うことができ、かつ薄
いベース層を形成することが可能な、半導体装置の製造
方法、特にバイポーラトランジスタおよびヘテロバイポ
ーラトランジスタの製造方法を提供することを目的とす
る。

〔課題を解決するための手段〕

上記の目的を達成するために５本発明に係る半導体装置
の製造方法、特にバイポーラトランジスタおよびヘテロ
バイポーラトランジスタの製造方法は１次のように構成
する。

（第１の発明） 薄いベース層を持つ高速バイポーラトランジスタの製造
方法において、−導電型の単結晶半導体基板上にコレク
タ領域を形成する工程と９表面に反対導電型の第１の多
結晶半導体層および第１の絶縁膜を順次堆積する工程と
、該第１の多結晶半導体層および第１の絶縁膜から成る
積層体中に。

真性トランジスタ領域用窓を開口する工程と、該真性ト
ランジスタ領域用窓の内面を含めて表面に。

第２の多結晶半導体層および第２の絶縁膜を順次堆積す
る工程と、異方性エツチングによって、前記真性トラン
ジスタ領域用芯の側壁にサイドウオールを形成する工程
と、該サイドウオールに囲まれた部分にレジストを充填
する工程と、Ｊ！出している第２の多結晶半導体を絶縁
物化して、第１の絶縁膜と第２の絶縁膜とを接続する工
程と、前記レジストを除去する工程と、真性トランジス
タ領域用窓の底面に露出した単結晶半導体基板上に単結
晶半導体を選択的に成長させて、ベース層を形成する工
程と、該ベース層並びに前記サイドウオールおよび第１
の絶縁膜を含む全面に多結晶半導体層を成長させること
によってエミッタ領域を形成する工程とを含むように構
成する。

（第２の発明） 薄いベース層を持つ高速バイポーラトランジスタの製造
方法に診いて、−導電型の単結晶半導体基板上にコレク
タ領域を形成する工程と１表面に反対導電型の第１の多
結晶半導体層および第１の絶縁膜を順次堆積する工程と
、該第１の多結晶半導体層および第１の絶縁膜から成る
積層体中に。

真性トランジスタ領域用窓を開口する工程と、該真性ト
ランジスタ領域用窓の内面を含めて表面に。

第２の多結晶半導体層および第２の絶縁膜を順次堆積す
る工程と、異方性エツチングによって、前記真性トラン
ジスタ領域用窓の側壁にサイドウオールを形成する工程
と、該サイドウオールに囲まれた部分にレジストを充填
する工程と、露出している第２の多結晶半導体を絶縁物
化して、第１の絶縁膜と第２の絶縁膜とを接続する工程
と、該サイドウオールおよび第１の絶縁膜を含む全面に
。

単結晶および多結晶の連続した第３の半導体層を成長さ
せる工程と、前記真性トランジスタ領域用窓の内部にレ
ジストを充填する工程と１等方性工ッチングによって、
前記第３の半導体層のうち多結晶半導体領域を除去し、
単結晶半導体領域を残すことによりベース層を形成する
工程と、咳へ一ス層並びに前記サイドウオールおよび第
１の絶縁膜を含む全面に多結晶半導体層を成長させるこ
とによってエミッタＭ域を形成する工程とを含むように
構成する。

（第３の発明） 第１の発明または第２の発明において、ベース層を形成
するための半導体として、エミッタおよびコレクタを構
成する半導体より狭いバンドギャップを有する半導体を
用いるように構成する。

〔作　用〕

（第１の発明） 第１実施例を示す第１図を藉りて、第１の発明の原理を
薄いベース層の形成に重点を置いて説明する。（したが
って、以下の説明中で使用する用語は９図中の用語と一
致しない点に留意されたい。）１）工程１．第１図（ｃ
）参照 一導電型の単結晶半導体基板上に形成されたコレクタ領
域をなす、エピタキシャル層１０２表面に反対導電型の
第１の多結晶半導体層１０３および第１の絶縁膜１０４
を順次堆積する。

２）工程２．第１図Ｃｄ）参照 第１の多結晶半導体層１０３および第１の絶縁膜１０４
から成る積層体中に、真性トランジスタ領域用窓１０５
を開口する。

３）工程３．第１図（ｄ）参照 真性トランジスタ領域用窓１０５の内面を含めて表面に
、第２の多結晶半導体層１０６および第２の絶縁膜１０
７を順次堆積する。

４）工程４．第１図（ｅ）参照 異方性エツチングによって、真性トランジスタ領域用窓
１０５の側壁にサイドウオール１０８を形成する。

５）工程５．第１図（ｆ）参照 サイドウオール１０Ｂに囲まれた部分にレジスト１０９
を充填する。

６）工程６．第１図（ｇ）参照 露出している第２の多結晶半導体１０６を絶縁物化して
、第１の絶縁膜１０４と第２の絶縁膜１０７とを接続す
る。

７）工程７．第１図（ｈ）および第１図（ｉ）参照 レジスト１０９を除去する。

サイドウオール１０Ｂの底面に露出した単結晶半導体基
板１０２上に単結晶半導体を選択的に成長させて、ベー
ス層１１１を形成する。単結晶半導体の成長条件を制御
することにより、ベース層１１１を極めて薄く形成する
ことができる。

以上の各工程を経て形成されたベースＪｉ［ｉｉｌ　１
１は、第２の多結晶半導体層１０６を介して外部ベース
領域となる第１の多結晶半導体層１０３と接続されてい
る。各部の材料が全て半導体であるので、ベース層１１
１と外部ベース領域となる第１の多結晶半導体層１０３
との接続は、非常に確実である。また、上述のように、
工程が非常にシンプルなので、再現性良く、安定して薄
いベース層１１１を形成することができる。

（第２の発明） 第３実施例を示す第３図を藉って、第２の発明の原理を
薄いベース層の形成に重点を置いて説明する。（したが
って、以下の説明中で使用する用語は１図中の用語と一
致しない点に留意されたい、）１）工程１．第３図（ｃ
）参照 一導電型の単結晶半導体基板上に形成されたコレクタ領
域をなすエピタキシャル層３０２表面に反対導電型の第
１の多結晶半導体層３０３および第１の絶縁膜３０４を
順次堆積する。

２）工程２．第３図（ｄ）参照 第１の多結晶半導体層３０３および第１の絶縁Ｂ５０４
から成る積層体中に、真性トランジスタ領域用窓３０５
を開口する。

３）工程３．第３図（ｄ）参照 真性トランジスタ領域用窓３０５の内面を含めて表面に
９第２の多結晶半導体層３０６および第２の絶縁膜３０
７を順次堆積する。

４）工程４．第３図（ｅ）参照 異方性エツチングによって、真性トランジスタ領域用窓
３０５の側壁にサイドウオール３０８を形成する。

５）工程５．第３図（ｈ）参照 サイドウオール３０８および第１の絶縁膜３０４を含む
全面に、単結晶および多結晶の連続した第３の半導体層
３１１を成長させる。

６）工程６．第３図（ｉ）参照 サイドウオール３０８の内部にレジスト３１２を充填す
る。

７）工程７．第３図（ｊ）参照 等方性エツチングによって、第３の半導体層３１１のう
ち多結晶半導体領域３１１ｂをを除去し。

単結晶半導体領域３１１ａを残す。

８）工程８．第３図（ｋ）参照 レジスト３１２を除去して、ベース層３１１ａを形成す
る。

第３の半導体層３１１を形成するときに、成長条件を制
御することにより、ベース層３１１ａを極めて薄く形成
することができる。

以上の各工程を経て形成されたベース層３１１ａは、第
２の多結晶半導体層３０６を介して外部ベース領域とな
る第２の多結晶半導体層３０３と接続されている。各部
の材料が全て半導体であるので、ベース層３１１ａと外
部ベース領域となる第２の多結晶半導体層３０３との接
続は、非常に確実である。また、上述のように、工程が
非常にシンプルなので、再現性良く、安定して薄いベー
ス層３１１ａを形成することができる。

（第３の発明） 上述した第１の発明または第２の発明において。

ベース層を形成するための半導体として、エミッタおよ
びコレクタより狭いバンドギャップを有する半導体を用
いることにより、ヘテロバイポーラトランジスタ（ＨＢ
Ｔ）を構成することができる。

〔実　施　例〕

［第１実施例］ 第１図は２本発明の第１の実施例を示す図である。

以下、同図を用いて１本発明の第１の実施例を各工程順
に説明する。

（工程１．第１図（ａ）参照） ｐ型シリコン基板（比抵抗１５〜２０ΩＣ１）１０１に
加速エネルギー７０ｋｅＶ、　　ドーズ量５．５Ｘ　１
０　Ｉｓ／ｃｍ−”の条件で、ヒ素をイオン注入してコ
レクタ埋め込み層を形成する。

（工程２．第１図（ｂ）参照） ｐ型シリコン基板１０１上にエピタキシャル成長によっ
て、厚さ１．０μｍ、比抵抗０．３Ωｌのエピタキシャ
ルシリコン層１０２を形成する。

（工程３．第１図（ｃ）参照） エピタキシャルシリコン層１０２上に、ＣＶＤ法によっ
て、厚さ３０００人の第１のポリシリコン層１０３およ
び厚さ１０００人の第１のシリコン酸化膜１０４を順次
堆積する。

（工程４．第１図（ｄ）参照） ＲＩＥなどの異方性エツチングによって、第１のポリシ
リコン層１０３および第１のシリコン酸化Ｗ１１０４か
ら成る積層体中に１幅０．８μｍの真性トランジスタ用
窓１０５を開口する。

真性トランジスタ用窓１０５の内面を含めて。

表面に厚さ１００・０人の第２のポリシリコン層１０６
および厚さ５００人の第２のシリコン酸化膜１０７を順
次堆積する。

（工程５．第１図（ｅ）参照） ＲＩＨなどの異方性エツチングによって、真性トランジ
スタ用窓１０５の側壁にサイドウオール１０８を形成す
る。

（工程６．第１図（ｆ）参照） 全面にレジスト１０９を塗布した後、サイドウオール１
０８の内部だけ残し、他の部分は除去する。

（工程７．第１図（ｇ）参照） 露出している部分の第２のポリシリコン１０６を熱酸化
してシリコン酸化膜１１０を形成する。

こうすることにより、第１のシリコン酸化膜１０４と第
２のシリコン酸化膜１０７とを接続する。

（工程８．第１図（ｈ）参照） サイドウオール１０Ｂの内側のレジストを除去する。

露出されたシリコン基板１０２上にボロンを１０”ｃｍ
−”含有する単結晶シリコン層１１１を１５００人の厚
さに成長させる。

（工程９．第１図（ｉ）参照） サイドウオール１０８の内面を含めて１表面に第４のシ
リコン層１１２を堆積させる。

この第４のシリコン層１１２は、単結晶シリコン層１１
１の上には単結晶シリコン層１１２ａとして成長し、サ
イドウオール１０８および第１のシリコン酸化１１１０
４の上には多結晶シリコン層１１２ｂとして成長する。

（工程１０．第１図（ｊ）参照） 表面にアルミニウムなどの金属を蒸着した後。

バターニングを行ってエミッタ電極１１３を形成する。

以上の各工程を経て、コレクタ領域１０２．外部ベース
領域１０３．ｍいベース層１１１．およびエミッタ領域
１１２ａから構成されるバイポーラトランジスタが完成
する。

また、工程８（第１図（ｈ）参照）において露出された
シリコン基板１０２上に単結晶シリコン層１１１を成長
、させる代わりに、シリコンより狭いバンドギャップを
有する半導体２例えばシリコンとゲルマニウムとの混晶
を成長させることにより、ヘテロバイポーラトランジス
タを作製することができる。

Ｌ第２実施例Ｊ 第２図は１本発明の第２の実施例を示す図である。

以下、同図を用いて２本発明の第２の実施例を各工程順
に説明する。

（工程１．第２図（ａ）参照） Ｐ型シリコン基板（比抵抗１５〜２０ΩＣ１１）２０１
に加速工享ルギー７０ｋｅＶ、　　ドーズ量５．５Ｘ　
１０　”／ｅｌｆ−”の条件で、ヒ素をイオン注入して
コレクタ埋め込み層を形成する。

（工程２．第２図（ｂ）参照） Ｐ型シリコン基板２０１上にエピタキシャル成長によっ
て９厚さ１．０μｍ、比抵抗０．３Ω１のエピタキシャ
ルシリコン層２０２を形成する。

（工程３．第１図（ｃ）参照） エピタキシャルシリコン層２０２上に、ＣＶＤ法によっ
て、厚さ３０００人の第１のポリシリコン層２０３およ
び厚さ１０００人の第１のシリコン酸化膜２０４を順次
堆積する。

（工程４．第２図（ｄ）参照） ＲＩＨなどの異方性エツチングによって、第１のポリシ
リコン層２０３および第１のシリコン酸化膜２０４から
成る積層体中に１幅０．８μｍの真性トランジスタ用窓
２０５を開口する。

真性トランジスタ用窓２０５の内面を含めて。

表面に厚さ１０００人の第２のポリシリコン層２０６お
よび厚さ５００人の第２のシリコン酸化膜２０７を順次
堆積する。

（工程５．第２図（ｅ）参照） ＲＩＨなどの異方性エツチングによって、真性トランジ
スタ用窓２０５の側壁にサイドウオール２０８を形成す
る。

（工程６．第２図（ｆ）参照） 全面にレジスト２０９を塗布した後、サイドウオール２
０８の内部だけ残し、他の部分は除去する。

（工程７．第２図（ｇ）参照） 露出している部分の第２のポリシリコン２０６を熱酸化
してシリコン酸化膜２１０を形成する。

こうすることにより、第１のシリコン酸化１１ｊ２０４
と第２のシリコン酸化膜２０７とを接続する。

（工程８．第２図（ｈ）参照） サイドウオール２０Ｂの内側のレジストを除去する。

露出されたシリコン基板２０２上にボロンを１０”Ｃ１
１−３含有する第１の単結晶シリコン層２１１を１５０
０人の厚さに成長させる。

（工程９．第２図（ｉ）参照） サイドウオール２０８の内面に形成された単結晶シリコ
ン層２１１上に第２の単結晶シリコン層２１２を堆積さ
せる。

（工程１０．第２図（ｊ）参照） 表面にアルミニウムなどの金属を蒸着した後。

パターニングを行ってエミッタ電極２１３を形成する。

以上の各工程を経て、コレクタ領域２０２．外部ベース
領域２０３．ｍいベース層２１１．およびエミッタ領域
２１２から構成されるバイポーラトランジスタが完成す
る。

また、工程８（第２図（ｈ）参照）において。

露出されたシリコン基板２０２上に第１の単結晶シリコ
ン層２１１を成長させる代わりに、シリコンより狭いバ
ンドギャップを有する半導体２例えばシリコンとゲルマ
ニウムとの混晶を成長させることにより、ヘテロバイポ
ーラトランジスタを作製することができる。

Ｅ第３実施例コ 第３図は１本発明の第３の実施例を示す図である。

以下、同図を用いて２本発明の第３の実施例を各工程順
に説明する。

（工程１．第３図（ａ）参照） ｐ型シリコン基板（比抵抗Ｉ５〜２ｏΩｃｔ）３０１に
加速エネルギー７０ｋｅＶ、　　ドーズ量５．５Ｘ　１
０　”／ｃｙａ−”の条件で、ヒ素をイオン注入してコ
レクタ埋め込み層を形成する。

（工程２．第３図（ｂ）参照） ｐ型シリコン基板３０１上にエピタキシャル成長によっ
て、厚さ１．０μｍ、比抵抗０．３Ω１のエピタキシャ
ルシリコン層３０２を形成する。

（工程３．第３図（ｃ）参照） エピタキシャルシリコン層３０２上に、ＣＶＤ法によっ
て、厚さ３０００人の第１のポリシリコン層３０３およ
び厚さ１０００人の第１のシリコン酸化膜３０４を順次
堆積する。

（工程４．第３図（ｄ）参照） ＲＩＨなどの異方性エツチングによって、第１のポリシ
リコン層３０３および第１のシリコン酸化膜３０４から
成る積層体中に１幅０．８μｍの真性トランジスタ用窓
３０５を開口する。

真性トランジスタ用窓３０５の内面を含めて。

表面に厚さ１０００人の第２のポリシリコン層３０６お
よび厚さ５００人の第２のシリコン酸化膜３０７を順次
堆積する。

（工程５．第３図（ｅ）参照） ＲＩＨなどの異方性エツチングによって、真性トランジ
スタ用窓３０５の側壁にサイドウオール３０８を形成す
る。

（工程６．第３図（ｆ）参照） 全面にレジスト３０９を塗布した後、サイドウオール３
０８の内部だけ残し、他の部分は除去する。

（工程７．第３図（ｇ）参照） 露出している部分の第２のポリシリコン３０６を熱酸化
してシリコン酸化膜３１０を形成する。

こうすることにより、第１のシリコン酸化膜３゜４と第
２のシリコン酸化膜３０７とを接続する。

（工程８．第３図（ｈ）参照） サイドウオール３０８の内側のレジストを除去する。

サイドウオール３０Ｂの内面を含めて１表面にボロンヲ
１０　”ｃ−ｍ−’含有する第３のシリコン層３１１を
堆積させる。

この第３のシリ・コン層３１１は、エピタキシャルシリ
コン層３０２の上には単結晶シリコン層３１１ａとして
成長し、サイドウオール３０８および第１のシリコン酸
化膜３０４の上には多結晶シリコン層３１１ｂとして成
長する。

（工程９．第３図Ｎ）参照） 全面にレジスト３１２を塗布した後、異方性エツチング
（例えば、０□ガスを用いたＲＩＥ）を行ってサイドウ
オール３０８の内部だけ残す。

（工程１０．第３図（ｊ）参照） 等方性エツチング（例えば、　）ｌＮＯ３：ＩＦ　＝５
００：１）によって、第３のシリコン層３１１のうち多
結晶シリコン層を除去し、単結晶シリコン層３１１ａの
み残す。

（工程１１．第３図（ｊ）および（ｋ）参照）レジスト
３１２を除去する。

（工程１２．第３図（１）参照） サイドウオール３０８の内面を含めて、第４のシリコン
層３１３を成長させる。

この第４のシリコンＮ３１３は、単結晶シリコン層３１
１ａの上には単結晶シリコン層３１３ａとして成長し、
サイドウオール３０８および第１のシリコン酸化膜３０
４の上には多結晶シリコン層３１３ｂとして成長する。

（工程１３．第３図（ｍ）参照） 表面にアルミニウムなどの金属を蒸着した後パターニン
グを行ってエミッタ電極３１４を形成する。

以上の各工程を経て、コレクタｇＪＭ３０２．外部ベー
ス領域３０３．Ｉいベース層３１１ａ、およびエミッタ
電極３１３ａから構成されるバイポーラトランジスタが
完成する。

また、工程８（第３図（ｈ）参照）において。

露出されたシリコン基板３０２上に第３のシリコン層３
１１を成長させる代わりに、シリコンより狭いバンドギ
ャプを有する半導体１例えばシリコンとゲルマニウムと
の混晶を成長させることにより、ヘテロバイポーラトラ
ンジスタを作製することができる。

［第４実施例］ 第４図は２本発明の゛第４の実施例を示す図である。

以下、同図を用いて２本発明の第４の実施例を各工程順
に説明する。

（工程ｌ、第４図（ａ）参照） ｐ型シリコン基板（比抵抗１５〜２ｏＱＣＩり４０１に
加速エネルギー７０　ｋ　ｅ　Ｖ、　　ドーズ量５．５
ｘ　１０　ｌＳ／ＣＩ−”の条件で、ヒ素をイオン注入
してコレクタ埋め込み層を形成する。

（工程２．第４図（ｂ）参照） ｐ型シリコン基板４０１上にエピタキシャル成長によっ
て、厚さ１．Ｏｔｔｍ、比抵抗０．３Ω１のエピタキシ
ャルシリコン層４０２を形成する。

（工程３．第４図（ｃ）参照） エピタキシャルシリコン層４０２上に、ＣＶＤ法によっ
て、厚さ３０００人の第１のポリシリコン層４０３およ
び厚さ１０００人の第１のシリコン酸化膜４０４を順次
堆積する。

（工程４．第４図（ｄ）参照） ＲＩＨなどの異方性エツチングによって、第１のポリシ
リコン層４０３および第１のシリコン酸化膜４０４から
成る積層体中に１幅０．８μｍの真性トランジスタ用窓
４０５を開口する。

真性トランジスタ用窓４０５の内面を含めて表面に厚さ
１０００人の第２のポリシリコン層４０６および厚さ５
００人の第２のシリコン酸化膜４０７を順次堆積する。

（工程５．第４図（ｅ）参照） ＲＩＨなどの異方性エツチングによって、真性トランジ
スタ用窓４０５の側壁にサイドウオール４０８を形成す
る。

（工程６．第４図（ｆ）参照） 全面にレジスト４０９を塗布した後、サイドウオール４
０Ｂの内部だけ残し、他の部分は除去する。

（工程７．第４図（ｇ）参照） 露出している部分の第２のポリシリコン４０６を熱酸化
してシリコン酸化膜４１０を形成する。

こうすることにより、第１のシリコン酸化膜４゜４と第
２のシリコ・ン酸化膜４０７とを接続する。

（工程８．第４図（ｈ）参照） サイドウオール４０Ｂ内側のレジスト４０９を除去する
。

サイドウオール４０８の内面を含めて２表面にボロンを
１０”ｅｌｌ−’含有する第３のシリコン層４１１を成
長させる。

この第３のシリコン層４１１は、エピタキシャルシリコ
ン層４０２の上には単結晶シリコン層４１１ａとして成
長し、サイドウオール４０８および第１のシリコン酸化
膜４０４の上には多結晶シリコン層４１１ｂとして成長
する。

（工程９．第４図（ｉ）参照） 全面にレジスト４１２を塗布した後、異方性エツチング
（例えば、ｏｔガスを用いたＲ　Ｉ　Ｅ）を行ってサイ
ドウオール４０Ｂの内部だけ残す。

（工程１０．第４図（ｊ）参照） 等方性エツチング（例えば、　ＨＮＯｓ：ＨＰ　＝５０
０：１）によって、第３のシリコン層４１１の多結晶領
域４１１ｂを除去し、単結晶シリコン層（第１の単結晶
シリコン層）４１１ａのみ残す。

（工程１１．第４図（ｊ）および（ｋ）参照）レジスト
４１２を除去する。

（工程１２．第４図（］）参照） サイドウオール４０８の底面に形成された第１の単結晶
シリコン層４１１ａ上に第２の単結晶シリコン層４１３
を成長させる。

（工程１３．第４図（ｍ）参照） 表面にアルミニウムなどの金属を莫着した後。

パターニングを行ってエミッタ電極４１４を形成する。

以上の各工程を経て、コレクタ領域４０２．外部ベース
領域４０３．Ｉいベース層４１１ａ、およびエミッタ領
域４１３から構成されるバイポーラトランジスタが完成
する。

また、工程１２（第４図（１）参照）においてサイドウ
オール４０８の内面を含めて９表面に第２の単結晶シリ
コン層４１３を成長させる代わりに　シリコンより狭い
バンドギヤ・ンプを有する半導体１例えばシリコンとゲ
ルマニウムとの混晶を成長させることによ、す、ヘテロ
バイポーラトランジスタを作製することができる。

〔発明の効果〕

本発明では、￥ｊＩいベース層と外部ベース領域との接
続をサイドウオールを構成する多結晶半導体を介して行
っている。したがって、高不純物濃度に起因するトンネ
ルリークや不十分な拡散に起因するパンチスルー等の問
題を生しることなく、薄いベース層と外部ベース領域と
の接続を確実に行うことができる。

この結果、高速バイポーラ集積回路装置の安定供給を実
現することが可能になる。

また、ベース層を形成する半導体材料を変更することに
より、同じプロセスでヘテロバイポーラトランジスタを
製造することができるので、ヘテロバイポーラ集積回路
装置の安定供給をも実現することが可能になる。

【図面の簡単な説明】

第１図は第１実施例の各工程を示す図。 第２図は第２実施例の各工程を示す図。 第３図は第３実施例の各工程を示す図。 第４図は第４実施例の各工程を示す図 である。 第１図において １０２：エピタキシャルＳｉ層 １０３：第１のポリＳｉ層 １０４：第１のｓ；０ｚＨ １０５：真性トランジスタ用窓 １０６：第２のポリＳｉ層 １０７：第２のＳｉ０ｇ膜 １０８：サイドウオール １０９　ニレジスト １１１：ベース層 第３図において ３０２：エビタキシャルＳｔ層 ３０３：第１のポリＳｉ層 ３０４：第１のＳｉＯ□膜 ３０５：真性トランジスタ用窓 ３０６：第２のポリＳｉ層 ３０７：第２の５ｉｆｔ膜 ３０８：サイドウオール ３１１：第３の半導体層 ３１２ニレジスト ３１１ａ：ベース層

Claims (10)

【特許請求の範囲】
1. （１）薄いベース層を持つ高速バイポーラトランジスタ
   の製造方法において、 一導電型の単結晶半導体基板上にコレクタ領域を形成す
   る工程と、 表面に反対導電型の第１の多結晶半導体層および第１の
   絶縁膜を順次堆積する工程と、 該第１の多結晶半導体層および第１の絶縁膜から成る積
   層体中に、真性トランジスタ領域用窓を開口する工程と
   、 該真性トランジスタ領域用窓の内面を含めて表面に、第
   ２の多結晶半導体層および第２の絶縁膜を順次堆積する
   工程と、 異方性エッチングによって、前記真性トランジスタ領域
   用窓の側壁にサイドウォールを形成する工程と、 該サイドウォールに囲まれた部分にレジストを充填する
   工程と、 露出している第２の多結晶半導体を絶縁物化して、第１
   の絶縁膜と第２の絶縁膜とを接続する工程と、 前記レジストを除去する工程と、 真性トランジスタ領域用窓の底面に露出した単結晶半導
   体基板上に単結晶半導体を選択的に成長させて、ベース
   層を形成する工程と、 該ベース層上にエミッタ領域を形成する工程とを含むこ
   とを特徴とする半導体装置の製造方法。
2. （２）エミッタ領域を、前記ベース層並びに前記サイド
   ウォールおよび第１の絶縁膜を含む全面に単結晶および
   多結晶が連続した半導体層を成長させることによって形
   成する ことを特徴とする請求項１記載の半導体装置の製造方法
   。
3. （３）エミッタ領域を、前記ベース層上に単結晶半導体
   を成長させることによって形成する ことを特徴とする請求項１記載の半導体装置の製造方法
   。
4. （４）ベース層を形成するための半導体として、エミッ
   タおよびコレクタを構成する半導体より狭いバンドギャ
   ップを有する半導体を用いる ことを特徴とする請求項１ないし３のうちの１項に記載
   の半導体装置の製造方法。
5. （５）基板用単結晶半導体としてシリコンを用い、第１
   の多結晶半導体および第２の多結晶半導体として多結晶
   シリコンを用い、ベース層を形成するための半導体とし
   てシリコンとゲルマニウムとの混晶を用いる ことを特徴とする請求項４記載の半導体装置の製造方法
   。
6. （６）薄いベース層を持つ高速バイポーラトランジスタ
   の製造方法において、 一導電型の単結晶半導体基板上にコレクタ領域を形成す
   る工程と、 表面に反対導電型の第１の多結晶半導体層および第１の
   絶縁膜を順次堆積する工程と、 該第１の多結晶半導体層および第１の絶縁膜から成る積
   層体中に、真性トランジスタ領域用窓を開口する工程と
   、 該真性トランジスタ領域用窓の内面を含めて表面に、第
   ２の多結晶半導体層および第２の絶縁膜を順次堆積する
   工程と、 異方性エッチングによって、前記真性トランジスタ領域
   用窓の側壁にサイドウォールを形成する工程と、 該サイドウォールに囲まれた部分にレジストを充填する
   工程と、 露出している第２の多結晶半導体を絶縁物化して、第１
   の絶縁膜と第２の絶縁膜とを接続する工程と、 前記レジストを除去する工程と、 該サイドウォールおよび第１の絶縁膜を含む全面に、単
   結晶および多結晶の連続した第３の半導体層を成長させ
   る工程と、 前記真性トランジスタ領域用窓の内部にレジストを充填
   する工程と、 等方性エッチングによって、前記第３の半導体層のうち
   多結晶半導体領域を除去し、単結晶半導体領域を残す工
   程と、 前記レジストを除去して、前記単結晶半導体領域をベー
   ス層とする工程と、 該ベース層上にエミッタ領域を形成する工程とを含むこ
   とを特徴とする半導体装置の製造方法。
7. （７）エミッタ領域を、前記ベース装置並びに前記サイ
   ドウォールおよび第１の絶縁膜を含む全面に単結晶およ
   び多結晶が連続した半導体層を成長させることによって
   形成する ことを特徴とする請求項６記載の半導体装置の製造方法
   。
8. （８）エミッタ領域を、前記ベース層上に単結晶半導体
   を成長させることによって形成する ことを特徴とする請求項６記載の半導体装置の製造方法
   。
9. （９）ベース層を形成するための半導体として、エミッ
   タおよびコレクタを構成する半導体より狭いバンドギャ
   ップを有する半導体を用いる ことを特徴とする請求項６ないし８のうちの１項記載の
   半導体装置の製造方法。
10. （１０）基板用単結晶半導体としてシリコンを用い、第
    １の多結晶半導体および第２の多結晶半導体として多結
    晶シリコンを用い、ベース層を形成するための半導体と
    してシリコンとゲルマニウムとの混晶を用いる ことを特徴とする請求項９記載の半導体装置の製造方法
    。