JPH01214166A - バイポーラトランジスタを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特に高速の動作
が要求されるバイポーラトランジスタを有する半導体集
積回路装置に関するものである。

［従来の技術］ 第２Ａ図〜第２Ｆ図は従来の半導体集積回路装置の製造
方法であって、バイポーラトランジスタの主要製造工程
段階を示す断面図である。

以下、図を参照して従来の製造方法について簡単に説明
する。

低不純物濃度のｐ型（ｐ−型）シリコン基板１に高不純
物濃度のｎ型（ｎ＋型）のコレクタ埋込層２を形成した
後、これらの上に低不純物濃度のｎ型（ｎ−型）エピタ
キシャル層３を成長させる。

次に素子間分離溝１０を半導体基板１に到達する深さま
で形成し、チャンネルカット用ｐ型層５を形成した後分
離用酸化膜４を溝１０に充填する。

その後全面エッチバックによりエピタキシャル層３表面
を露出させ、全面にポリシリコン膜１００を被着させた
後、酸化膜、窒化膜および酸化膜をこの順に所定厚さで
順次被着する。次に写真製版および選択エツチング技法
を用いてパターニングし、外部ベースとなるべき領域上
に酸化膜２００、窒化膜３００および酸化膜２０１より
なる複合膜を形成する（第２Ａ図参照）。

次に、レジスト膜（図示せず）をマスクとしてコレクタ
電極の取出層となる領域（図において右側の分離用酸化
膜１０の左側領域）のポリシリコン膜１００のみを除去
する。そして、複合膜上層の酸化膜２０１を除去した後
、窒化膜３００をマスクとして選択酸化を行なうことに
よりポリシリコン膜１００を酸化膜１１０．１１１に変
化させるとともに、露出したエピタキシャル層３の表面
に厚い酸化膜１１２を成長させる。次に、これらの選択
酸化膜１１０，１１１，１１２をマスクとして、窒化膜
３００下のポリシリコン膜中にｐ型不純物イオンを注入
する（第２Ｂ図参照）。

酸化膜１１２に選択的に拡散窓開けを行ない、高濃度の
ｎ型不純物の拡散を行なってコレクタ電極取出層６を形
成する。コレクタ電極取出層６の表面を酸化し酸化膜２
１０を形成した後、活性ベース層となるべき領域上の酸
化膜１１０を窒化膜３００をマスクにエツチング除去す
る。このとき酸化膜１１１，１１２．２１０をエツチン
グされないようにレジスト膜（図示せず）で覆い隠し、
酸化膜１１０のエツチングを行なう。上記レジスト膜（
図示せず）除去した後、ポリシリコン膜１０１上の窒化
膜３００．酸化膜２００を除去する。

その後イオン注入時の保護マスクとして酸化膜２０２を
形成し、ｐ型不純物を注入した後シンタリングを行なう
ことにより、活性ベース層７、同時に先の注入でｐ型不
純物を含有しているポリシリコン膜１０２からｐ型不純
物の拡散を行なって外部ベース層８を形成する（第２Ｃ
図参照）。

酸化膜２０３を全面に被着後、エミッタとなるべき領域
上の酸化膜２０２，２０３のみを除去し、第２のポリシ
リコン膜１２０を形成してｎ型不純物イオンを注入した
後、アニールを行なってｎ型不純物を含むポリシリコン
膜１２０からｎ型不純物の拡散を行なってエミツタ層９
を形成させる。

その後ポリシリコン膜１２０の上に窒化膜３０１を形成
させる（第２Ｄ図参照）。

次に、エミツタ層９以外の窒化膜３０１、ｎ＋ポリシリ
コン膜１２０、酸化膜２０３．２０２をレジスト膜をマ
スクとして順次除去した後、レジスト膜を除去する。さ
らに窒化膜３０１をマスクとして低温酸化（８００〜８
５０℃）を行なってｎ＋ポリシリコンＩＩ！＋１２０（
ｔｉｌｌ壁に厚い酸化膜２２０を、ｐ＋ポリシリコン膜
１０２の表面上に薄い酸化膜（図示せず）を形成する。

その後窒化膜３０１をマスクにポリシリコン膜１０２上
の薄い酸化膜（図示せず）を除去し、さらに窒化膜３０
１を全面ウェット（リン酸）除去した後、シリサイド膜
５００．５０１を形成する（第２Ｅ図参照）。

その後ＰＳＧ膜４００をデポジションし、アニールして
焼締めした後、コンタクトを形成しエミッタ電極６００
、ベース電極６０１、コレクタ電極６０２をそれぞれ形
成する（第２Ｆ図参照）。

［発明が解決しようとする課８］ 従来の半導体装置は以上のように構成されているので、
不活性ベース領域（外部ベース）によるベース−コレク
タ間の接合容量が大きいため、これがベース電流の流れ
にとって寄生容量として働きトランジスタの高速動作が
低下する等の問題点があった。

この発明は上記のような課題を解決するためになされた
もので、ベース−コレクタ間の接合容量が低減されたバ
イポーラトランジスタを有する半導体集積回路装置を提
供することを目的とする。

［課題を解決するための手段］ この発明に係るバイポーラトランジスタを有する半導体
集積回路装置は、主面を有する第１導電型式の半導体基
板と、半導体基板の主面から第１の深さで形成される第
２導電型式の第１の半導体層と、第１の半導体層内であ
って、半導体基板の主面から、第１の深さより浅い第２
の深さで形成される第１導電型式の第２の半導体層と、
第２の半導体層内であって、半導体基板の主面から第２
の深さより浅い第３の深さで形成される第２導電型式の
第３の半導体層と、第１の半導体層に接続される第１の
導通端子と、第２の半導体層に接続される第２の導通端
子と、第３の半導体層に接続される制御端子と、第２の
導通端子が接続される箇所と、第３の半導体層の下方部
との間の第２の半導体層の下面領域に少な（とも形成さ
れる第１の絶縁膜と、第１の導通端子が接続される箇所
側であって、第２の半導体層の側壁に形成される第２の
絶縁膜とを備えたものである。

［作用］ この発明においては、外部ベース層直下となる第２半導
体層の下面領域に第１の絶縁膜が形成されるので、ベー
ス電流の流れに対する寄生容量が低減される。

［実施例］ 第１Ａ図〜第１Ｇ図はこの発明の一実施例による半導体
集積回路装置の製造方法における主要工程断面を示す断
面図である。

以下、図を参照して、この発明の一実施例による半導体
集積回路装置の製造方法について説明する。

まず、ｐ−型シリコン基板１にｎ＋型コレクタ埋込層２
、ｎ−型エピタキシャル層３を成長後、シリコン基板１
に到達する素子間分離溝１０を形成する。溝１０の底部
にｐ型の不純物を注入してチャンネルカット用ｐ型層５
を形成した後、分離用酸化膜４を溝１０に充填させ、全
面エッチバックによりエピタキシャル層３上面を露出さ
せる。

その後シリコン基板の所定部深さに埋込酸化膜よりなる
絶縁層５０を形成させる。ここで埋込酸化膜５０はエピ
タキシャル層３表面から酸素イオン注入を行なって形成
してもよく、その場合はイオン注入後注入表面がダメー
ジを受けやす（なるので、アニールにより表面層をシー
ドとして固相エピタキシを行ない、結晶性を良（した方
がよい（第１Ａ図参照）。

その後、第２Ａ図および第２Ｂ図の従来製造方法と同様
にして、全面にポリシリコン膜を形成した後、酸化膜、
窒化膜および酸化膜をこの順に所定厚さで順次被着する
。次に、写真製版および選択エツチング技法を用いて外
部ベースとなるべき領域上に酸化膜２００、窒化膜３０
０および酸化膜２０１よりなる複合膜を形成する。続い
て従来方法と同様に、レジスト膜（図示せず）をマスク
としてコレクタ電極取出層となるポリシリコン膜のみを
除去し、複合膜上層の酸化膜を除去した後、窒化膜３０
０をマスクとして選択酸化を行なうことにより、ポリシ
リコン膜を酸化膜１１０，１１１に変化させるとともに
露出したエピタキシャル層３の表面に厚い酸化膜１１２
を成長させる。次に、これらの選択酸化膜１１０，１１
１，１１２をマスクとして窒化膜３００下のポリシリコ
ン膜１０１中にｐ型不純物イオンを注入する（第１Ｂ図
参照）。

窒化膜３００を除去した後、レジスト膜７００をマスク
として活性トランジスタ領域の酸化膜１１０と酸化膜１
１２の一部をエツチング除去する。

なお、コレクタ電極取出層上の酸化膜１１２をすべて除
去する必要はない。その後上記レジスト膜７００をマス
クとして、エピタキシャル層３、埋込酸化膜５０を順次
異方性エツチング法で除去してコレクタ埋込層２を露出
させる（第１Ｃ図参照）レジスト膜７００を除去した後
、ｎ−型エピタキシャル層３と同導電型エピタキシャル
層３ａをトランジスタの活性領域として、コレクタ埋込
層２上に形成する。なお、上記エピタキシャル層３ａは
外部ベースの取出電極となるポリシリコン膜１０１の上
面まで成長させるようにする（第１Ｄ図参照）。

次に、レジスト膜（図示せず）をマスクに高濃度ｎ型の
不純物を図において右側のエピタキシャル層３ａに注入
した後、シンタリングを行なうことによりｎ＋型のコレ
クタ電極取出層６を形成する。その後、従来の製造方法
と同様に、イオン注入時の保護マスクとして酸化膜２０
２を形成し、ｐ型不純物を注入した後シンタリングを行
なうことにより、活性ベース層７、前述の注入によりｐ
型不純物を含有しているポリシリコン膜１０２からのｐ
型不純物の拡散による外部ベース層８を形成する。この
とき埋込酸化膜５０の上に外部ベース層８が形成された
形になる。続いて酸化膜２０３を全面に被着後エミッタ
領域上の酸化膜２０２゜２０３のみを除去し、ポリシリ
コン膜１２０を形成してｎ型不純物イオンを注入した後
、アニールを行なうと、ｎ型不純物を含有しているポリ
シリコン膜１２０から活性ベース層７への不純物拡散に
よるエミツタ層９が形成される。その後、ポリシリコン
膜１２０の上に窒化膜３０１が形成される（第１Ｅ図参
照）。

エミッタ層９上部以外の窒化膜３０１、ｎ＋ポリシリコ
ン膜１２０、酸化膜２０３．２０２をレジスト膜をマス
ク（図示せず）として順次除去した後、レジスト膜を除
去する。さらに、残存の窒化膜３０１をマスクとして低
温酸化（８００〜８５０℃）を行なって残存のｎ＋ポリ
シリコン膜１２０側壁に厚い酸化膜２２０を、ｐ＋ポリ
シリコン膜１０２の表面上に薄い酸化膜（図示せず）を
形成する。その後残存の窒化膜３０１をマスクに薄い酸
化膜（図示せず）を除去し、残存の窒化膜３０１を全面
ウェット（リン酸）除去して露出したポリシリコンの各
上面にシリサイド膜５００゜５０１を形成する（第１Ｆ
図参照）。

その後ＰＳＧ膜４００を全面にデポジションし、アニー
ルして焼締めた後、コンタクトを形成しエミッタ電極６
００、ベース電極６０１、コレクタ電極６０２をそれぞ
れ形成してバイポーラトランジスタが完成する（第１Ｇ
図参照）。

以下、さらに上面に保護膜の形成等の工程が続くがこの
発明の範囲外であるので省略する。

なお、上記実施例では、エピタキシャル層３ａをポリシ
リコン膜１０１の上面まで形成したが、ポリシリコン膜
１０１の下面までとすることもできる。この場合基板面
より上方の構造は従来例と同様となるが、外部ベース層
８下に埋込酸化膜５０が形成されている点においては、
本実施例と同様であり、ベース電流の流れに対する寄生
容量の減少という効果は変わらないものである。

したがって本実施例による構造であれば、寄生容量の低
減だけではなく、ポリシリコン膜１０２がベース電極と
なることにより、その側壁から直接活性ベース層７へ電
流が流れるので、ベース抵抗自体も低減されることにな
り、寄生抵抗の低減とともに時定数を下げ高速動作を図
る上にさらに有利となる。

また、上記実施例では、導電型式を特定したバイポーラ
トランジスタについて説明しているが、反対導電型式の
バイポーラトランジスタであっても同様に適用でき同様
の効果を奏することは言うまでもない。

１発明の効果］ 以上のように、この発明によれば外部ベース層真下に絶
縁層が形成され、ベース−コレクタ間の寄生容量が低減
されるので高速かつ高性能なバイポーラトランジスタを
有する半導体集積回路装置となる効果がある。

【図面の簡単な説明】

第１Ａ図〜第１Ｇ図はこの発明の一実施例による半導体
集積回路装置の製造方法を示す要部工程断面図、第２Ａ
図〜第２Ｆ図は従来の半導体集積回路装置の製造方法を
示す要部工程断面図である。 図において、１はシリコン基板、２はコレクタ埋込層、
３，３ａはエピタキシャル層、５はチャンネルカット用
ｐ型層、６はコレクタ電極取出層、７は活性ベース層、
８は外部ベース層、９はエミツタ層、５０は埋込酸化膜
、６００はエミッタ電極、６０１はベース電極、６０２
はコレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。 第１Ａ図 ３００：宝イヒＹす」 第　ＩＣ１ｇ　　　　　　　　　　　　　　７００’Ｌ
リスト１１１第１Ｄ図 第１Ｆ図 第１Ｇ図 ４０〇二　ＰＳＧ月菓 ６ｏ０；エミ、り電木蚤 ６０】：ベース電本ヤ ６０２：コレフタ畢木心 第２Ａ図 ４；イｈ−１哨ｊｌＩ！詭イ唾 ３ｏｏ：ｉ　化ｓｌ 第２Ｃ図 第２Ｄ図 第２Ｅ図 第２Ｆ図 １２０：甥Ｅ！（ζ躾 Ｃｆ３，２２０：　蛙イヒ月１１ ３０１：υ〔暉 ４００：ＰＳＧｌＩ！ ５００．５０Ｇシリ侑′辰 ６００：エミ、帽め ６０１：ベース＠牟） ６０２：コしフタミオ谷

Claims (1)

1. 【特許請求の範囲】 　主面を有する第１導電型式の半導体基板と、前記半導
   体基板の前記主面から第１の深さで形成される第２導電
   型式の第１の半導体層と、前記第１の半導体層内であっ
   て、前記半導体基板の前記主面から、前記第１の深さよ
   り浅い第２の深さで形成される第１導電型式の第２の半
   導体層と、 前記第２の半導体層内であって、前記半導体基板の前記
   主面から、前記第２の深さより浅い第３の深さで形成さ
   れる第２導電型式の第３の半導体層と、 前記第１の半導体層に接続される第１の導通端子と、 前記第２の半導体層に接続される第２の導通端子と、 前記第３の半導体層に接続される制御端子と、前記第２
   の導通端子が接続される箇所と、前記第３の半導体層の
   下方部との間の前記第２の半導体層の下面領域に少なく
   とも形成される第１の絶縁膜と、 前記第１の導通端子が接続される箇所側であって、前記
   第２の半導体層の側壁に形成される第２の絶縁膜とを備
   えた、バイポーラトランジスタを有する半導体集積回路
   装置。