JPH0340938B2 - - Google Patents
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- JPH0340938B2 JPH0340938B2 JP58092697A JP9269783A JPH0340938B2 JP H0340938 B2 JPH0340938 B2 JP H0340938B2 JP 58092697 A JP58092697 A JP 58092697A JP 9269783 A JP9269783 A JP 9269783A JP H0340938 B2 JPH0340938 B2 JP H0340938B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特にバイポーラ・トラ
ンジスタのICデイバスの製法に関する。
ンジスタのICデイバスの製法に関する。
背景技術とその問題点
従来の半導体集積回路（IC）の素子分離法と
して、例えば選択酸化（LOCOS）法による分離
がある。第１図は選択酸化法を使用して製作した
バイポーラ・トランジスタICの要部断面図を示
す。同図において、１は例えばＰ形のシリコン半
導体基体、２はN+のコレクタ埋込層、３はＮ形
エピタキシヤル成長層によるコレクタ領域、４は
ベース領域、５はエミツタ領域、６は選択酸化に
よるSiO2層、７はコレクタ電極取出し部である。
またＣ，Ｂ，Ｅは夫々コレクタ、エミツタ、ベー
スの各端子である。しかしこのバイポーラ・トラ
ンジスタICを製作するための選択酸化プロセス
は、次のような問題点があつた。即ち、第１図に
示すようなバーズビーク（1μ近くバーズビーク
が侵入する）及びバーズヘツドが発生すること、
選択酸化の際の窓開けとエミツタ領域の窓開けの
際に夫々マスク合わせが必要であり、その場合合
わせ精度及びバーズビーク分を含めたトレランス
が必要であること、ベース電極取出部とエミツタ
電極取出部間がAl電極のトレランスにより決ま
るため、狭くするのに限界があること、コレクタ
の寄生容量が活性領域（所謂イントリンシツク
部）以外の領域によつて大きく影響されること、
そして、これらによつてセルサイズの微細化に限
界があること等である。
して、例えば選択酸化（LOCOS）法による分離
がある。第１図は選択酸化法を使用して製作した
バイポーラ・トランジスタICの要部断面図を示
す。同図において、１は例えばＰ形のシリコン半
導体基体、２はN+のコレクタ埋込層、３はＮ形
エピタキシヤル成長層によるコレクタ領域、４は
ベース領域、５はエミツタ領域、６は選択酸化に
よるSiO2層、７はコレクタ電極取出し部である。
またＣ，Ｂ，Ｅは夫々コレクタ、エミツタ、ベー
スの各端子である。しかしこのバイポーラ・トラ
ンジスタICを製作するための選択酸化プロセス
は、次のような問題点があつた。即ち、第１図に
示すようなバーズビーク（1μ近くバーズビーク
が侵入する）及びバーズヘツドが発生すること、
選択酸化の際の窓開けとエミツタ領域の窓開けの
際に夫々マスク合わせが必要であり、その場合合
わせ精度及びバーズビーク分を含めたトレランス
が必要であること、ベース電極取出部とエミツタ
電極取出部間がAl電極のトレランスにより決ま
るため、狭くするのに限界があること、コレクタ
の寄生容量が活性領域（所謂イントリンシツク
部）以外の領域によつて大きく影響されること、
そして、これらによつてセルサイズの微細化に限
界があること等である。
一方、このような問題点を解決するために先に
本出願人は、第２図に示すようなバイポーラ・ト
ランジスタICが得られる製法を提案した（特願
昭58−62701号参照）。の製法は先ず例えばＰ形の
シリコン半導体基体１にN+形のコレスタ埋込層
２を形成して後、基体主面に絶縁膜例えばSiO2
膜８を形成し、このSiO2膜８の所定部分即ちト
ランジスタの活性領域とコレクタ電極取出し部に
対応する部分に選択的に窓孔９及び１０を形成す
る。次にSiO2膜８及び窓孔９，１０を含む全面
に気相成長を施し、窓孔９及び１０内に単結晶シ
リコン１６を、SiO2膜８上に多結晶シリコン１
７を形成し、この後、単結晶シリコン１６及び多
結晶シリコン１７を平坦化し、且つ選択的に多結
晶シリコン１７を除去する。そして一方の窓孔９
内の単結晶シリコン１６にN-形のコレクタ領域
３、Ｐ形のベース領域４及びN+形のエミツタ領
域５を形成し、多結晶シリコン１７をベース電極
取出部とし、また他方の窓孔１０の単結晶シリコ
ン１６にN+形のコレクタ電極取出部を形成して
バイポーラ・トランジスタICを得るようにした
ものである。この製法によれば、バースビーク及
びバースヘツドの発生がなく、コレクタの寄生容
量の減少、セルサイズの縮小等が得られる。しか
し、第２図で明らかなようにベース領域４、エミ
ツタ領域５、エミツタ電極取出し部１１の形成は
セルフアライン化されているが、コレクタ領域３
とベース領域４間の形成についてはＬ及びｌの寸
法差があつてセルフアライン化されていないた
め、合わせ精度とトレランスが必要であつた。
本出願人は、第２図に示すようなバイポーラ・ト
ランジスタICが得られる製法を提案した（特願
昭58−62701号参照）。の製法は先ず例えばＰ形の
シリコン半導体基体１にN+形のコレスタ埋込層
２を形成して後、基体主面に絶縁膜例えばSiO2
膜８を形成し、このSiO2膜８の所定部分即ちト
ランジスタの活性領域とコレクタ電極取出し部に
対応する部分に選択的に窓孔９及び１０を形成す
る。次にSiO2膜８及び窓孔９，１０を含む全面
に気相成長を施し、窓孔９及び１０内に単結晶シ
リコン１６を、SiO2膜８上に多結晶シリコン１
７を形成し、この後、単結晶シリコン１６及び多
結晶シリコン１７を平坦化し、且つ選択的に多結
晶シリコン１７を除去する。そして一方の窓孔９
内の単結晶シリコン１６にN-形のコレクタ領域
３、Ｐ形のベース領域４及びN+形のエミツタ領
域５を形成し、多結晶シリコン１７をベース電極
取出部とし、また他方の窓孔１０の単結晶シリコ
ン１６にN+形のコレクタ電極取出部を形成して
バイポーラ・トランジスタICを得るようにした
ものである。この製法によれば、バースビーク及
びバースヘツドの発生がなく、コレクタの寄生容
量の減少、セルサイズの縮小等が得られる。しか
し、第２図で明らかなようにベース領域４、エミ
ツタ領域５、エミツタ電極取出し部１１の形成は
セルフアライン化されているが、コレクタ領域３
とベース領域４間の形成についてはＬ及びｌの寸
法差があつてセルフアライン化されていないた
め、合わせ精度とトレランスが必要であつた。
発明の目的
本発明は、上述の点に鑑み、選択酸化法による
素子間分離の問題点を解決し、さらにコレクタ、
ベース、エミツタの各領域及びエミツタ電極取出
し部をセルフアラインにより形成して素子のより
微細化を可能にし、高性能、高集積度のICデバ
イス装置を製作することができる半導体装置の製
法を提供するものである。
素子間分離の問題点を解決し、さらにコレクタ、
ベース、エミツタの各領域及びエミツタ電極取出
し部をセルフアラインにより形成して素子のより
微細化を可能にし、高性能、高集積度のICデバ
イス装置を製作することができる半導体装置の製
法を提供するものである。
発明の概要
本発明は、凹凸を有する基体上に半導体層を形
成する工程と、この半導体層上の全面に窒化物層
を形成する工程と、この窒化物層上に平坦化のた
めの物質層を形成する工程と、上記半導体層が臨
み且つ活性領域に対応する凹部に上記窒化物層が
残るように表面平坦にエツチングする工程と、こ
の窒化物層をマスクに上記半導体層に不純物を導
入する工程と、この窒化物層をマスクに上記半導
体層表面に酸化物層を形成する工程と、この窒化
物質層を除去する工程と、上記酸化物層をマスク
に上記半導体層に不純物を導入する工程を有する
半導体装置の製法である。
成する工程と、この半導体層上の全面に窒化物層
を形成する工程と、この窒化物層上に平坦化のた
めの物質層を形成する工程と、上記半導体層が臨
み且つ活性領域に対応する凹部に上記窒化物層が
残るように表面平坦にエツチングする工程と、こ
の窒化物層をマスクに上記半導体層に不純物を導
入する工程と、この窒化物層をマスクに上記半導
体層表面に酸化物層を形成する工程と、この窒化
物質層を除去する工程と、上記酸化物層をマスク
に上記半導体層に不純物を導入する工程を有する
半導体装置の製法である。
上記製法により、素子のより微細化が可能とな
り、高性能、高集積度のICデイバスが得られる。
り、高性能、高集積度のICデイバスが得られる。
実施例
以下、本発明の半導体装置の製法の実施例につ
いて、第３図を参照して説明する。なお、本例は
NPNトランジスタ素子の場合であるが、PNPト
ランジスタ素子にも適用できること勿論である。
いて、第３図を参照して説明する。なお、本例は
NPNトランジスタ素子の場合であるが、PNPト
ランジスタ素子にも適用できること勿論である。
本実施例においては、先ず第３図Ａに示すよう
に、Ｐ形のシリコン半導体基体２１に酸化膜
（SiO2）２２を形成した後、この酸化膜２２に窓
開けをして基体２１にＮ形不純物を拡散し、Ｎ形
のコレクタ埋込層２３を形成する。
に、Ｐ形のシリコン半導体基体２１に酸化膜
（SiO2）２２を形成した後、この酸化膜２２に窓
開けをして基体２１にＮ形不純物を拡散し、Ｎ形
のコレクタ埋込層２３を形成する。
次に、第３図Ｂに示すように、酸化膜２２をエ
ツチング除去した後、薄い酸化膜（SiO2）２４
を形成し、この酸化膜２４の上に披着したフオト
レジスト２５をマスクにしてＰ形の不純物を注入
し、チヤンネルストツパ用の埋込層２６を形成す
る。
ツチング除去した後、薄い酸化膜（SiO2）２４
を形成し、この酸化膜２４の上に披着したフオト
レジスト２５をマスクにしてＰ形の不純物を注入
し、チヤンネルストツパ用の埋込層２６を形成す
る。
次に、第３図Ｃに示すように、基体２１に
SiO2層２７をCVD（化学気相成長）法により披着
形成した後、反応性イオンエツチング（RIE）等
を使用してこのSiO2層２７の所要位置にすなわ
ち活性領域とコレクタ電極取出し部に対応する部
分に開口部２８及び２９を形成する。
SiO2層２７をCVD（化学気相成長）法により披着
形成した後、反応性イオンエツチング（RIE）等
を使用してこのSiO2層２７の所要位置にすなわ
ち活性領域とコレクタ電極取出し部に対応する部
分に開口部２８及び２９を形成する。
次に、第３図Ｄに示すようにSiH4を使用して
気相成長を行い、SiO2層２７上にＮ形の多結晶
シリコン層３０を開口部２８及び２９にＮ形の単
結晶シリコンのエピタキシヤル層３１及び３１′
を夫々形成する。この気相成長で形成された多結
晶シリコン層３０とエピタキシヤル層３１，３
１′の厚さはほぼ等しいため、開口部２８及び２
９上に対応する部分は凹状になる。このような形
状は、基板の面が１００，１１１のいずれであつ
ても得られる。
気相成長を行い、SiO2層２７上にＮ形の多結晶
シリコン層３０を開口部２８及び２９にＮ形の単
結晶シリコンのエピタキシヤル層３１及び３１′
を夫々形成する。この気相成長で形成された多結
晶シリコン層３０とエピタキシヤル層３１，３
１′の厚さはほぼ等しいため、開口部２８及び２
９上に対応する部分は凹状になる。このような形
状は、基板の面が１００，１１１のいずれであつ
ても得られる。
次に、第３図Ｅに示すようにフオトレジスト層
３２をマスクにして開口部２９内のエピタキシヤ
ル層３１′にＮ形の不純物をイオン注入し、その
後ドライブイン拡散を行つて低抵抗のコレクタ電
極取出し部３３を形成する。
３２をマスクにして開口部２９内のエピタキシヤ
ル層３１′にＮ形の不純物をイオン注入し、その
後ドライブイン拡散を行つて低抵抗のコレクタ電
極取出し部３３を形成する。
次に、第３図Ｆに示すように、フオトレジスト
３２を除去した後、薄い酸化膜（SiO2）３４と
CVDによる窒化膜（SiN）３５を披着形成する。
なお、この薄い酸化膜３４は厚さが200〜500Å位
が適当であるが、形成しないで装置を製作するこ
ともできる。
３２を除去した後、薄い酸化膜（SiO2）３４と
CVDによる窒化膜（SiN）３５を披着形成する。
なお、この薄い酸化膜３４は厚さが200〜500Å位
が適当であるが、形成しないで装置を製作するこ
ともできる。
次に、第３図Ｇに示すように、フオトレジスト
３６を披着して基体２１の表面を平坦化した後、
イオンミリング又は反応性イオンエツチングによ
り、多結晶シリコン層３０の途中までけ削る。凹
部３７の大きさは、通常数ミクロン平方以下であ
るため、容易に平坦化することができる。また、
この際制御性よくエツチングすることができる。
３６を披着して基体２１の表面を平坦化した後、
イオンミリング又は反応性イオンエツチングによ
り、多結晶シリコン層３０の途中までけ削る。凹
部３７の大きさは、通常数ミクロン平方以下であ
るため、容易に平坦化することができる。また、
この際制御性よくエツチングすることができる。
次に、第３図Ｈに示すように、多結晶シリコン
層３０にＰ形不純物をイオン注入する。この際、
凹部３７の薄い酸化膜３４、窒化膜３５及びフオ
トレジスト３６の積層体がイオン注入のストツパ
となつて、活性領域にはイオン注入されない。然
る後、フオトレジスト３６と所要領域の多結晶シ
リコン層３０を残して不要の多結晶シリコン層３
０をエツチング除去し、ベース電極取出部３８を
形成する。この多結晶シリコン層３０のエツチン
グ後拡散のためのアニールを行う。この順序で処
理すると、第３図Ｈのようにイオンミリングとイ
オン注入による損傷の影響で多結晶シリコン層３
０がテーパ状にエツチされるため、後のAl配線
の際有利な形状となる。
層３０にＰ形不純物をイオン注入する。この際、
凹部３７の薄い酸化膜３４、窒化膜３５及びフオ
トレジスト３６の積層体がイオン注入のストツパ
となつて、活性領域にはイオン注入されない。然
る後、フオトレジスト３６と所要領域の多結晶シ
リコン層３０を残して不要の多結晶シリコン層３
０をエツチング除去し、ベース電極取出部３８を
形成する。この多結晶シリコン層３０のエツチン
グ後拡散のためのアニールを行う。この順序で処
理すると、第３図Ｈのようにイオンミリングとイ
オン注入による損傷の影響で多結晶シリコン層３
０がテーパ状にエツチされるため、後のAl配線
の際有利な形状となる。
逆に不要な多結晶シリコン層３０の除去前にア
ニールすると、多結晶シリコン層３０はテーパ状
にエツチングされない。
ニールすると、多結晶シリコン層３０はテーパ状
にエツチングされない。
次に、第３図Ｉに示すように、窒化膜３５をマ
スクにして多結晶シリコン層３０の表面に選択的
に酸化膜（SiO2）３９（膜厚3000Åが適当）
を形成した後、窒化膜３５を除去する。この窒化
膜３５の除去で自動的にベース領域及びエミツタ
領域を形成するための窓開けとコレクタ電極取出
し部３３の窓開けができる。
スクにして多結晶シリコン層３０の表面に選択的
に酸化膜（SiO2）３９（膜厚3000Åが適当）
を形成した後、窒化膜３５を除去する。この窒化
膜３５の除去で自動的にベース領域及びエミツタ
領域を形成するための窓開けとコレクタ電極取出
し部３３の窓開けができる。
次に、第３図Ｊに示すように、フオトレジスト
４０をマスクにして酸化膜３９にベース電極取出
し部３８用の窓開けを行い、同時にコレクタ電極
取出し部３３上の酸化膜３９の開口部分を若干広
げる。
４０をマスクにして酸化膜３９にベース電極取出
し部３８用の窓開けを行い、同時にコレクタ電極
取出し部３３上の酸化膜３９の開口部分を若干広
げる。
次に、第３図Ｋに示すように、フオトレジスト
４１でコレクタ電極取出し部３３をマスクして活
性領域にＰ形の不純物をイオン注入してベース領
域４８を形成する。このとき同時にベース電極取
出し部３８にもイオン注入される。この後、アニ
ール処理を施す。
４１でコレクタ電極取出し部３３をマスクして活
性領域にＰ形の不純物をイオン注入してベース領
域４８を形成する。このとき同時にベース電極取
出し部３８にもイオン注入される。この後、アニ
ール処理を施す。
次に、第３図Ｌに示すように、凹部３７の酸化
膜３４をエツチング除去した後、Alのつき抜け
防止用の多結晶シリコン膜４２をCVDで形成し、
必要に応じてこの多結晶シリコン膜４２の表面を
薄く酸化する。次に、フオトレジスト４３をマス
クにしてベース領域４８にＮ形の不純物例えばヒ
素Asをイオン注入した後、外部拡散防止用の
SiO2膜（図示せず）をCVDで形成し、次いでド
ライブイン拡散してエミツタ領域４７を形成す
る。そしてこのSiO2膜のエツチング除去を行い、
この後、アニール処理を施す。
膜３４をエツチング除去した後、Alのつき抜け
防止用の多結晶シリコン膜４２をCVDで形成し、
必要に応じてこの多結晶シリコン膜４２の表面を
薄く酸化する。次に、フオトレジスト４３をマス
クにしてベース領域４８にＮ形の不純物例えばヒ
素Asをイオン注入した後、外部拡散防止用の
SiO2膜（図示せず）をCVDで形成し、次いでド
ライブイン拡散してエミツタ領域４７を形成す
る。そしてこのSiO2膜のエツチング除去を行い、
この後、アニール処理を施す。
次に、第３図Ｍに示すように、Alを蒸着した
後、エツチングによりベース電極４４、エミツタ
電極４５、コレクタ電極４６を形成し、次でシン
タリングを行い、目的のバイボーラ・トランジス
タIC５１を得る。
後、エツチングによりベース電極４４、エミツタ
電極４５、コレクタ電極４６を形成し、次でシン
タリングを行い、目的のバイボーラ・トランジス
タIC５１を得る。
上記第３図Ｉに示す工程で、第４図に示す如く
バーズビーグ部６０の侵入が少いと後の第３図Ｌ
の酸化膜３４を除去する工程で凹部の底部なのみ
ならず側部の酸化膜もエツチング除去され、その
結果としてエミツタ領域とベース電極取出し部間
が短絡し易くなり、実際の半導体装置へ応用する
際の問題となる。上記実施例においては、下地の
薄い酸化膜３４を適当な厚さである200〜500Åに
してこの問題を解決しているが、更に安定させる
ためには第３図Ｉに示す工程の後に、次のような
工程を追加するのが良い。
バーズビーグ部６０の侵入が少いと後の第３図Ｌ
の酸化膜３４を除去する工程で凹部の底部なのみ
ならず側部の酸化膜もエツチング除去され、その
結果としてエミツタ領域とベース電極取出し部間
が短絡し易くなり、実際の半導体装置へ応用する
際の問題となる。上記実施例においては、下地の
薄い酸化膜３４を適当な厚さである200〜500Åに
してこの問題を解決しているが、更に安定させる
ためには第３図Ｉに示す工程の後に、次のような
工程を追加するのが良い。
即ち、CVDでSi3N4層又はSiO2層を披着形成す
るかCVDで薄く堆積した被覆性の良い多結晶シ
リコン層を熱酸化した後、イオンミリング又は反
応性イオンエツチングで削ると凹部の形状に基づ
き凹部の側面は削られないで底面のみが削られて
窓開けすることができる。更に、この窓開けされ
た部分を直接窒化して、これをマスクにして選択
酸化を行つても良い。
るかCVDで薄く堆積した被覆性の良い多結晶シ
リコン層を熱酸化した後、イオンミリング又は反
応性イオンエツチングで削ると凹部の形状に基づ
き凹部の側面は削られないで底面のみが削られて
窓開けすることができる。更に、この窓開けされ
た部分を直接窒化して、これをマスクにして選択
酸化を行つても良い。
上述した本発明は、バーズビーグ及びバーズヘ
ツドが発生して問題となつていた従来の選択酸化
法に代わる素子間分離方法であることに加えて、
第３図Ｃの工程におけるSiO2層２７に対する１
回の窓開けで、以後コレクタ領域４９、ベース領
域４８、エミツタ領域４７、エミツタ電極取出し
部５０をセルフアラインにより形成する。このた
め、従来の製法と比較して素子のより微細化を図
ることができ、またコレクタの寄生容量を減少す
ることができ、高性能、高集積度のバイボーラ・
トランジスタICを製作することができる。特に、
本製法によれば、最小線幅ルールが２〜3μｍで
あつても、１ミクロン平方以下（即ちサブミクロ
ン平方）のエミツタ領域を形成することが可能で
ある。
ツドが発生して問題となつていた従来の選択酸化
法に代わる素子間分離方法であることに加えて、
第３図Ｃの工程におけるSiO2層２７に対する１
回の窓開けで、以後コレクタ領域４９、ベース領
域４８、エミツタ領域４７、エミツタ電極取出し
部５０をセルフアラインにより形成する。このた
め、従来の製法と比較して素子のより微細化を図
ることができ、またコレクタの寄生容量を減少す
ることができ、高性能、高集積度のバイボーラ・
トランジスタICを製作することができる。特に、
本製法によれば、最小線幅ルールが２〜3μｍで
あつても、１ミクロン平方以下（即ちサブミクロ
ン平方）のエミツタ領域を形成することが可能で
ある。
発明の効果
本半導体装置の製法によれば、バーズビーク及
びバーズヘーツドの発生が問題である従来の選択
酸化法に代わる素子分離法であることを加えて、
コレクタ領域、ベース領域エミツタ電極取出し部
をセルフアラインにより形成することができる。
従つて、従来の製法と比較して、同一の線幅ルー
ルで、コレクタの寄生容量の減少（従つて、活性
領域以外の部分の減少）、セル・サイズの小形化
及び１ミクロン平方以下のエミツタ領域の製作等
が可能になり、高集積度且つ高性能の半導体装置
を製作することができる。
びバーズヘーツドの発生が問題である従来の選択
酸化法に代わる素子分離法であることを加えて、
コレクタ領域、ベース領域エミツタ電極取出し部
をセルフアラインにより形成することができる。
従つて、従来の製法と比較して、同一の線幅ルー
ルで、コレクタの寄生容量の減少（従つて、活性
領域以外の部分の減少）、セル・サイズの小形化
及び１ミクロン平方以下のエミツタ領域の製作等
が可能になり、高集積度且つ高性能の半導体装置
を製作することができる。
第１図及び第２図は従来の製法により製作した
バイポーラ・トランジスタの断面図、第３図Ａ〜
Ｍは本発明の実施例に係る工程順の断面図、第４
図は本発明の説明に供する要部の拡大断面図であ
る。 ２１は半導体基体、２３はコレクタ埋込層、２
７はSiO2層、３０は多結晶シリコン層、３３は
コレクタ電極取出し部、３４は酸化膜、３５は窒
化膜、３８はベース電極取出し部、４４はベース
電極、４５はエミツタ電極、４６はコレクタ電
極、４７はエミツタ領域、４８はベース領域、４
９はコレクタ領域、５１はバイポーラ・トランジ
スタである。
バイポーラ・トランジスタの断面図、第３図Ａ〜
Ｍは本発明の実施例に係る工程順の断面図、第４
図は本発明の説明に供する要部の拡大断面図であ
る。 ２１は半導体基体、２３はコレクタ埋込層、２
７はSiO2層、３０は多結晶シリコン層、３３は
コレクタ電極取出し部、３４は酸化膜、３５は窒
化膜、３８はベース電極取出し部、４４はベース
電極、４５はエミツタ電極、４６はコレクタ電
極、４７はエミツタ領域、４８はベース領域、４
９はコレクタ領域、５１はバイポーラ・トランジ
スタである。
Claims (1)
- 【特許請求の範囲】 １ 凹凸を有する基体上に半導体層を形成する工
程と、 該半導体層上の全面に窒化物層を形成する工程
と、 該窒化物層上に平坦化のための物質層を形成す
る工程と、 上記半導体層が臨み且つ活性領域に対応する凹
部に上記窒化物層が残るように表面平坦にエツチ
ングする工程と、 該窒化物層をマスクに上記半導体層に不純物を
導入する工程と、 該窒化物層をマスクに上記半導体層表面に酸化
物層を形成する工程と、 該窒化物層を除去する工程と、 上記酸化物層をマスクに上記半導体層に不純物
を導入する工程を有する半導体装置の製法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092697A JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
| DE8484902071T DE3485520D1 (de) | 1983-05-26 | 1984-05-25 | Herstellungsverfahren fuer halbleitervorrichtung. |
| EP84902071A EP0144444B1 (en) | 1983-05-26 | 1984-05-25 | Method of manufacturing semiconductor device |
| US06/700,707 US4591398A (en) | 1983-05-26 | 1984-05-25 | Method for manufacturing a semiconductor device utilizing self-aligned oxide-nitride masking |
| PCT/JP1984/000271 WO1984004853A1 (fr) | 1983-05-26 | 1984-05-25 | Procede de fabrication d'un dispositif a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092697A JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217364A JPS59217364A (ja) | 1984-12-07 |
| JPH0340938B2 true JPH0340938B2 (ja) | 1991-06-20 |
Family
ID=14061686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092697A Granted JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4591398A (ja) |
| EP (1) | EP0144444B1 (ja) |
| JP (1) | JPS59217364A (ja) |
| DE (1) | DE3485520D1 (ja) |
| WO (1) | WO1984004853A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| EP0199497B1 (en) * | 1985-04-10 | 1992-01-02 | Fujitsu Limited | Process for fabricating a self-aligned bipolar transistor |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JP2615646B2 (ja) * | 1987-08-11 | 1997-06-04 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
| JPH10303195A (ja) * | 1997-04-23 | 1998-11-13 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3611067A (en) * | 1970-04-20 | 1971-10-05 | Fairchild Camera Instr Co | Complementary npn/pnp structure for monolithic integrated circuits |
| JPS5011676A (ja) * | 1973-06-01 | 1975-02-06 | ||
| US4127931A (en) * | 1974-10-04 | 1978-12-05 | Nippon Electric Co., Ltd. | Semiconductor device |
| US4278987A (en) * | 1977-10-17 | 1981-07-14 | Hitachi, Ltd. | Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations |
| JPS5539677A (en) * | 1978-09-14 | 1980-03-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and its manufacturing |
| US4168999A (en) * | 1978-12-26 | 1979-09-25 | Fairchild Camera And Instrument Corporation | Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques |
| US4251300A (en) * | 1979-05-14 | 1981-02-17 | Fairchild Camera And Instrument Corporation | Method for forming shaped buried layers in semiconductor devices utilizing etching, epitaxial deposition and oxide formation |
| JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
-
1983
- 1983-05-26 JP JP58092697A patent/JPS59217364A/ja active Granted
-
1984
- 1984-05-25 DE DE8484902071T patent/DE3485520D1/de not_active Expired - Lifetime
- 1984-05-25 US US06/700,707 patent/US4591398A/en not_active Expired - Lifetime
- 1984-05-25 EP EP84902071A patent/EP0144444B1/en not_active Expired
- 1984-05-25 WO PCT/JP1984/000271 patent/WO1984004853A1/ja active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0144444A4 (en) | 1987-12-08 |
| JPS59217364A (ja) | 1984-12-07 |
| EP0144444B1 (en) | 1992-02-26 |
| WO1984004853A1 (fr) | 1984-12-06 |
| EP0144444A1 (en) | 1985-06-19 |
| US4591398A (en) | 1986-05-27 |
| DE3485520D1 (de) | 1992-04-02 |
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