JPS61166071A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS61166071A
JPS61166071A JP60006218A JP621885A JPS61166071A JP S61166071 A JPS61166071 A JP S61166071A JP 60006218 A JP60006218 A JP 60006218A JP 621885 A JP621885 A JP 621885A JP S61166071 A JPS61166071 A JP S61166071A
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single crystal
insulating film
conductive layer
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Shigeru Komatsu
茂 小松
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置及びその製造方法に関し、特に選択
エピタキシャル法を用いるバイポーラ型半導体装置に使
用されるものである。
ＣＲ明の技術的背景〕 近年、高速バイポーラ型半導体装置を得るための技術と
して選択エピタキシャル技術が注目されテイル（例えば
、Ｎ、　０ｈ−ｕｃｈｉ　ｅｔ　ａｌ、　、　　”ＡＮ
ｅｗ　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　Ｔｒａｎｓｉｓ
ｔｏｒ　５ｔｒｕｃｔｕｒｅｆｏｒ　　　）ｊｉｇカー
３　ｐｅｅｄ　　ａｎｄ　　　ｌ　ｏｗ−ｐ　ｏｗｅｒ
　　　３　１ｐｏｌａｒ　　ＬＳ　Ｉ’　ｓ　”　、　
　Ｉ　ＥＤＭ　　Ｔｅｃｈ、Ｄｉｇ、　、　ｏｐ、５５
−５８　（１９８３））。
この選択エピタキシャル技術を用いたバイポーラトラン
ジスタの製造方法を第２図を参照して説明する。まず、
Ｐ型シリコン基板１の表面にＮ＋型埋込み領域２を形成
した後、全面にＣＶＤ酸化膜３を堆積し、更にその一部
を選択的にエツチングして複数の開孔部を設けて前記埋
込み領域２の一部を露出させる（なお、第２図では２つ
の開孔部が設けられている）。次に、選択エピタキシャ
ル法により前記開孔部にＮ型車結晶シリコン層４を埋設
する（なお、この段階ではＣＶＤ酸化膜３上の全面に多
結晶シリコン層が形成されている）。
つづいて、Ｎ４″型コレクタ取出し領域５を形成するた
めに選択的にＮ型不純物をイオン注入する。
つづいて、単結晶シリコン層４（及びＣＶＤ酸化膜３上
の多結晶シリコン層）の表面に熱酸化膜及び窒化シリコ
ン膜を順次形成した後、全面にホトレジストを塗布し、
反応性イオンエツチングにより全面エッチバックすると
いう方法（例えば、Ｓ。
５ｈｉｂａｔａ　ｅｔ　ａｌ、”Ａ　　３ｉｌｐｌｉｆ
ｉｅｄ　ＢＯＸ　（３ｕｒｉｅｄ−Ｏｘｉｄｅ）　Ｉ　
５ｏｌａｔｉｏｎ　　Ｔｅｃｈｎｏｌｏａｙ　ｆｏｒ　
Ｍｅｇａｂｉｔ　　Ｄｙｎａｍｉｃ　　Ｍｅｍｏｒｉｅ
ｓ”、　　ＩＥＤＭ　　Ｔｅｃｈ、Ｄ　：ｏ、　、　Ｉ
）り。２７−３０　（１９８３））により前記開孔部に
対応する単結晶シリコン層４上の凹部にのみ熱酸化膜及
び窒化シリコン膜を介してホトレジストを残存させる。
つづいて、Ｐ＋型外部ベース領域６を形成するために選
択的にボロンをイオン注入した後、ＣＶＤ酸化ｌｌｌ３
上の多結晶シリコンの層の部分をエツチングして開孔部
ごとにベース、エミッタ形成領域とコレクタ取出し領域
との部分に分離する。
次いで、アニールを行ない、Ｎ１型コレクタ取出し領域
５とＰ＋型外部ベース領域６の不純物を活性化させる。
つづいて、残存している窒化シリコン膜を耐酸化性マス
クとして選択酸化を行ない、熱酸化膜７を形成する。つ
づいて、窒化シリコン膜及びその下の熱酸化膜を除去し
た後、通常の工程によりＰ型活性ベース領域８及びＮ＋
型エミッタ領域９を形成しく、更にエミッタ電極１０、
ベス電極１１及びコレクタ電極１２を形成する。
以上のような選択エピタキシャル技術を用いたバイポー
ラトランジスタではベース領域を小さくしてベース抵抗
を低減することができるので、高速、高周波動作が可能
となる。
〔背景技術の問題点〕
上述したような高速動作を要求されるトランジスタにお
いてはコレクタのシリーズ抵抗を下げるために、コレク
タ取出し領域５は高濃度に不純物が添加され、十分低い
抵抗値を有するように設計される。
ところで、上述したように薄いエピタキシャル層中に形
成される高速トランジスタにおいては、エミッターコレ
クタ耐圧を保持するために、コレクタ取出し領域５を形
成するためのアニールはできるだけ低温の熱処理である
ことが望ましい。ところが、ベース領域、エミッタ領域
を形成する前に、高濃度でしかも埋込み領域２に達する
コレクタ取出し領域５を形成するためには、１０００〜
１１００℃程度で数分〜数十分間の熱処理が必要となる
。しかし、このような高温の熱処理を行なうと、埋込み
領域２から不純物が拡散して再分布し、トランジスタの
エミッターコレクタ耐圧を低下させる原因となる。
また、このコレクタ取出し領［５は上述したように選択
エピタキシャル後、Ｎ型不純物を選択的にイオン注入し
、更にＣＶＤ酸化膜３上の多結晶シリコン層の一部を除
去してバターニング（分離）後、アニールすることによ
り形成される。このような工程が用いられるのは、ＣＶ
Ｄ酸化膜３上に形成された多結晶シリコン層中では不純
物の拡散速度が非常に速く、多結晶シリコン層が存在す
る状態でアニールを行なうとベース領域へＮ型不純物が
拡散される等の不都合が生じるためである。
しかし、このような工程は煩雑であり、生産性を低下さ
せる。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものであり、埋込み
領域からの不純物の拡散、再分布によるエミッターコレ
クタ耐圧の低下が生じず、しかも高速化を達成し得る半
導体装置及びこのような半導体装置を簡便に製造し得る
方法を提供しようとするものである。
〔発明の概要〕
本願第１の発明の半導体装置は、第１導電型の半導体基
板表面に選択的に形成された第２導電型の高濃度拡散層
と、基板上に形成され、選択的に複数の開孔部が設けら
れた絶縁膜と、該絶縁膜に設けられた一部の開孔部に埋
設され、前記第２導電型の高濃度拡散層と接続された第
２導電型の高濃度不純物添加導電層と、前記絶縁膜に設
けられた他の一部の開孔部に埋設され、前記第２導電型
の高濃度拡散層と接続された第２導電型の単結晶シリコ
ン層と、該単結晶シリコン層内に選択的に形成された第
１導電型の拡散層と、該第１導電型の拡散層内に選択的
に形成された第２導電型の拡散層とを具備したことを特
徴とするものである。
このような半導体￥ｆｉ＠によれば、コレクタ取出し領
域となる第２導電型の高濃度不純物添加導電層（例えば
多結晶シリコン、高融点金属又は高融点金属シリサイド
）中での不純物の拡散速度が速いので、高温の熱処理を
必要とせず、埋込み領域からの不純物の拡散、再分布に
よるエミッターコレクタ間の耐圧低下が生じることがな
い。
また、本願第２の発明の半導体装置の製造方法は、第１
導電型の半導体基板表面に選択的に第２導電型の高濃度
拡散層を形成する工程と、全面に絶縁膜を形成した後、
その一部を選択的にエツチングして開孔部を形成する工
程と、該開孔部に第２導電型の高濃度不純物添加導電層
を埋設する工程と、前記絶縁膜の一部を選択的にエツチ
ングして他の開孔部を形成する工程と、該他の開孔部に
第２導電型の単結晶シリコン層を埋設する工程と、該第
２導電型の単結晶シリコン層内に選択的に第１導電型の
拡散層を形成する工程と、該第１導電型の拡散層内に選
択的に第２導電型の拡散層を形成する工程とを具備した
ことを特徴とするものである。このような方法によれば
、本願第１の発明の半導体装置を極めて簡便な工程によ
り製造することができる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｋ）に示す製
造方法を併記して説明する。
まず、比抵抗２０〜５０Ω・傭のＰ型シリコン基板２１
の一部に選択的に例えばｓｂを拡散してＮ＋型埋込み領
域２２を形成する。次に、全面に膜厚０．５〜１譚のＣ
ＶＤ酸化膜２３を堆積する。
つづいて、全面に膜厚０．５〜２譚のボロンドープ多結
晶シリコン膜を堆積した後、パターニングして多結晶シ
リコン膜パターン２４を形成する。この多結晶シリコン
膜パターン２４は後の工程で外部ベース形成用の拡散源
となり、また残存されて外部ベース取出し用の電極とし
て用いられる（第１図（ａ）図示）。
つづいて、全面に膜厚１〜２譚のＣＶＤ酸化膜２５を堆
積し、更に全面にホトレジストＲを塗布する（同図（ｂ
）図示）。つづいて、ホトレジストＲ及びＣＶＤ酸化１
！ｌＩ２５を反応性イオンエツチング（ＲＩＥ）法によ
り、はぼ同一のエツチング速度となるような条件で全面
エッチバックして、多結晶シリコン膜パターン２４及び
ＣＶＤ酸化膜２５の表面を平坦化する。この結果、多結
晶シリコン膜パターン２４は酸化膜中に埋込まれた状態
となっている。（同図（Ｃ）図示）。
次いで、全面に薄いＣＶＤ酸化膜２６を堆積して多結晶
シリコン膜パターン２４上を覆った後、ＲＩＥ法により
ＣＶＤ酸化膜２６．２５．２３の一部を埋込み領域２２
に達するまでエツチングしてコレクタ取出し領域用の開
孔部２７を形成する。
つづいて、ＣＶＤ法により全面に、ＣＶＤ酸化膜２３．
２５．２６の膜厚を合計した厚さの１〜２倍の膜厚、例
えば１〜２ｐＬの多結晶シリコン膜２８を堆積する。つ
づいて、多結晶シリコン膜２８に例えばＰＯＣｆｆｉ３
を酸化性雰囲気中で分解することにより、リンを添加す
る。多結晶シリコン膜中では、添加された不純物の拡散
速度が非常に速い。このため、例えば多結晶シリコン膜
２８の膜厚が上記のような１〜２譚と薄い場合には、上
記リン添加の条件が例えば９００〜９５０℃で１０〜２
０分間程度でも、数〜数十Ωと十分低い抵抗値とするこ
とができる（同図（ｄ）図示）。つづいて、上記（ｂ）
の工程と同様に全面に図示しないホトレジストを塗布す
る。つづいて、このホトレジストと多結晶シリコン膜２
８とのエツチング速度がほぼ同一となるような条件でＲ
ＩＥ法により全面エッチバックすることにより、前記開
孔部２７に多結晶シリコン膜２８の一部を埋設させ、Ｎ
＋型コレクタ取出し領域２９を形成する（同図（ｅ）図
示）。
次いで、図示しないホトレジストパターンを形成した後
、これをマスクとしてＲＩＥ法によりＣＶＤ酸化膜２６
、多結晶シリコン膜パターン２４及びＣＶＤ酸化膜２３
の一部を選択的にエツチングして埋込み領域２２を露出
させ、ベース及びエミッタ領域用の開孔部３０を形成す
る。つづいて、前記ホトレジストパターンを除去する。
（同図（ｆ）図示）。つづいて、選択エピタキシャル法
により、埋込み領域２２上に単結晶シリコン膜３１を、
ＣＶＤ酸化膜２６及びコレクタ取出し領域２９上に多結
晶シリコン層３２をそれぞれ形成する、なお、図中に破
線は単結晶シリコン層３１と多結晶シリコン層３２との
境界領域を示す。つづいて、熱酸化を行ない、単結晶シ
リコン層３１及び多結晶シリコン層３２の表面に膜厚５
００〜１０００人の熱酸化膜３３を形成し、更に全面に
膜厚５００〜１０００人の窒化シリコン膜３４を堆積す
る（同図（ｇ）図示）。
次いで、前記開孔部３０に対応する単結晶シリコン層３
１上の凹部にのみ図示しないホトレジストパターンを形
成した後、これをマスクとして前記窒化シリコン膜３４
及び熱酸化［１３３の露出した部分を順次エツチングす
る。つづいて、前記ホトレジストパターンを除去した後
、残存している窒化シリコン膜３４を耐酸化性マスクと
して熱酸化を行ない、前記多結晶シリコン層３２の大部
分及び単結晶シリコン層３１の一部を熱酸化膜３５に変
換する。この工程は多結晶シリコン層３２の膜厚が１０
００〜２０００℃人の場合には、９００〜１０００℃の
高速低温酸化により行なうことができ、膜厚約２０００
〜４０００人の熱酸化膜３５を得ることができる。これ
と同時に前記多結晶シリコン膜パターン２４に添加され
ているボロンが拡散してＰ＋型外部ベース領［３６が形
成される（同図（ｈ）図示）。
次いで、残存している窒化シリコン躾３４を除去した後
、ボロンを熱酸化膜３３を通して単結晶シリコン層３１
にイオン注入する。つづいて、１０００℃以下の低温ア
ニールを行ない、ボロンを活性化してＰ復活性ベース領
域３７を形成する（同図（１）図示）。つづいて、前記
熱酸化膜３３を除去した後、熱酸化膜３５をマスクとし
て例えばヒ素をイオン注入し、更にアニールしてＮ＋型
エミッタ領域３８を形成する（同図（ｊ）図示）。
つづいて、熱酸化膜３５及びＣＶＤ酸化ＷＡ２６の一部
を選択的にエツチングしてベース取出し開孔部及びコレ
クタ取出し開孔部を形成する。つづいて、全面にＡｎ−
８ｉ膜を蒸着した侵、パターニングしてエミッタ電極３
９、ベース電極４０及びコレクタ電極４１を形成し、Ｎ
ＰＮバイポーラトランジスタを製造する（同図（ｋ）図
示）。
以上のようにして製造された第１図（ｋ）図示のバイポ
ーラトランジスタでは、Ｎ＋型コレクタ取出し領域２９
が、不純物の拡散速度が速い多結晶シリコン膜により形
成されているので、これにリンを高濃度に添加する際に
は９００〜９５０℃の低温で短時間の温度条件でよい。
また、コレクタ取出し領域２９形成後には、熱酸化膜３
５形成のための低温の選択酸化及びベース、エミッタ形
成のための不純物拡散という穏やかな条件の熱処理工程
があるだけであり、Ｎ＋型埋込み領域２２からＮ型単結
８２９２２層３１へ不純物が拡散して再分布することは
ほとんどない。したがって、Ｎ型単結８２９２２層３１
の膜厚が１〜２ｍと薄くとも、高いエミッターコレクタ
耐圧を維持することができる。
実際に、表面の結晶方位（１００）のＰ型シリコン基板
表面に比抵抗２０Ω・値、深さ３〜４ｐｔのｓｂ埋込み
領域を形成し、更に比抵抗１．５〜２゜０Ω・画、膜厚
１ＪＲ及び２ＩＩｒＩｔのＮ型エピタキシャル層（単結
晶シリコンＩＩ）を形成しておき、従来の方法（比較例
１．２）及び本発明の方法（実施例）でＮ＋型コレクタ
取出し領域を形成した場合の単結晶シリコン中の不純物
の分布及びエミッターコレクタ耐圧を調べたところ以下
のような結果が得られた。なお、比較例１の条件は、１
０００℃でＰＯＣａ３拡散源を気相中で酸素と反応によ
り分解してリンを添加、拡散した場合、又は不純物をイ
オン注入した後、１０００℃で拡散した場合に相当する
。また、比較例２の条件は、無歪拡散を目的として１１
００℃でＰＳＧ膜又はＡＳＧＳ膜から不純物を拡散した
場合に相当する。
まず、Ｎ型単結晶シリコン層内での不純物濃度は、比較
例１及び２ではそれぞれ第３図（ａ）及び（ｂ）に示す
ように、エピタキシャル工程後と、コレクタ取出し領域
形成のための不純物拡散工程後とでは変化していること
が認められた。これはＮ＋型埋込み領域からの不純物の
拡散、再分布によるものである。これに対して本発明の
バイポーラトランジスタではこのような変化はほとんど
認められなかった。
また、エミッターコレクタ耐圧については、下記表に示
すような結果が得られた。
上記表から明らかなように、従来の方法ではＥＣＬの５
■動作を保証するのが困難であるが、本発明ではエピタ
キシャル！（単結晶シリコン層）の厚さが１ｍと非常に
薄くともＥＣＬの５ｖ動作を十分に保証することができ
る。
なお、上記実施例ではコレクタ取出し領域を構成する材
料として多結晶シリコンを用いたが、これに限らず１２
００℃程度の高温熱処理に耐え得るＭｏ、Ｔｉ、Ｗ等の
高融点金属あるいはこれらの金属のシリサイドを用いて
もよい。これらの材料を用いた場合、第１図（ｅ）に対
応する工程で、レジストとほぼ同一のエツチング速度が
得られるようなＲＩＥの条件を設定するのが困難なこと
があるが、このような場合には選択ＣＶＤ技術（例えば
、Ｔ　、１ｙｌｏｒｉｙａ　ｅｔ　ａｌ、、　　°’Ａ
　　Ｐ　１ａｎａｒ　ＭｅｔａｌｌｉＺａｔｉＯｎ　　
ｐ　ｒｏｃｅｓｓ　−ｉｔｓ　　Δｐｐｌｉｃａｔｔｏ
ｎ　ｔ。
Ｔ　ｒｉ−ｌｅｖｅｌ　　Ａ　Ｉｕｍｉｎｔｌｌｌ　Ｉ
　ｎｔｅｒｃＯｎｎｅｃｔｉｏｎ″。
ＩＥＤＭ　　Ｔｅｃｈ、Ｄｉｏ、　、　ｐｌｌ、　５５
０−５５３（１９８３））を用いることにより、開孔部
に選択的にこれらの材料を埋設することができる。
また、上記実施例では第１図１＞の工程において、多結
晶シリコン膜パターン２４上にＣＶＤ酸化膜２６を形成
し、その上に多結晶シリコン膜２８を堆積したが、ＣＶ
Ｄ酸化膜２６の代わりに多結晶シリコン膜パターン２４
の表面に熱酸化膜を形成してもよい。
〔発明の効果〕
以上詳述した如く本発明の半導体装置及びその製造方法
によれば、バイポーラ型の半導体装置においてエミッタ
ーコレクタ耐圧の低下を生じることなく、高速化を達成
できるものである。
【図面の簡単な説明】
第１図（ａ）〜（ｋ）は本発明の実施例におけるバイポ
ーラトランジスタを得るための製造工程を示す断面図、
第２図は従来のバイポーラトランジスタの断面図、第３
図（ａ）及び（１））はそれぞれ従来の方法を用いた場
合のＮ型エピタキシャル層中の濃度プロファイルを示す
図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ＋＋埋込み
領域、２３．２５．２６・・・ＣＶＤ酸化膜、２４・・
・多結晶シリコン膜パターン、２７．３０・・・開孔部
、２８・・・多結晶シリコン膜、２９・・・Ｎ＋コレク
タ取出しＨ域、３１・・・単結晶シリコン層、３２・・
・多結晶シリコン層、３３．３５・・・熱酸化膜、３４
・・・窒化シリコン膜、３６・・・Ｐ＋型外部ベース領
域、３７・・・Ｐ復活性ベース領域、Ｎ＋型型板ミッタ
領域３９・・・エミッタ電極、４０・・・ベース電極、
４１・・・コレクタ電極。 出願人代理人　弁理士　鈴江武彦 第１［ （ａ） フＬ （ｃ） 第３図 （ａ） 手続補正書（方式） １゜事件の表示 特願昭６０−６２１８号 ２゜発明の名称 半導体装置及びその製造方法 ３、補正をする者 事件との関係　　　　特許出願人 （３０７）　　株式会社　東芝 ４゜代理人 東京都港区虎ノ門１丁目２６番５号第　１７森ビル昭和
６０年４月３０日 ６、補正の対象 ７、補正の内容 （１）明細書第４頁第１２行から同頁第１６行にかけて
、「（例えば、・・・　・・・（１９８３））。」とあ
るを下記の通り訂正する。 記 〔例えば、エヌ・オオウチら、“高速、低電力バイポー
ラＬＳＩのための新しいセルファライントランジスタ構
造”、アイ・イー・ディー・エムテクニカルダイジェス
ト、ρｌ）、　５５−５８　（１９８３）。（Ｎ、　０
ｈ−ｕｃｈｌ　ｅｔ　ａｔ、　、　　”Ａ　　Ｎｅｗ３
ｅｌｆ−Ａｌｉｇｎｅｄ　　Ｔｒａｎｓｉｓｔｏｒ　５
ｔｒｕｃｔｕｒｅ　ｆｏｒＨｉｇｈ−ｓ　ｐｅｅｄ　ａ
ｎｄ　　Ｌ　ｏｗ　−Ｐ　ｏｗｅｒ　　Ｂ　１ｐｏｌａ
ｒＬＳ　Ｉ’　ｓ　”　、　　Ｉ　ＥＤＭ　　Ｔｅｃｈ
、Ｄｉａ、　、　ｏｐ。 ５５−５８　（１９８３）））。 （２）明細書第５頁第１４行から同頁第１８行にかけて
、「（例えば、・・・・・・（１９８３））Ｊとあるを
下記の通り訂正する。 記 〔例えば、ニス・シバタら、゛メガビットダイナミック
メモリのための簡易化されたＢＯＸ　（埋込み酸化膜）
分離技術゛′、アイ・イー・ディー・エム　テクニカル
ダイジェスト、ｐｐ、２７−３０（１９８３）。（Ｓ、
　５ｈｉｂａｔａ　ｅｔ　ａｌ、　　”Ａ　　Ｓｉｍｐ
ｌｉｆｉｅｄ　Ｂ　ＯＸ　（Ｂ　ｕｒｉｅｄ−Ｏｘｉｄ
ｅ）　Ｉ　ｓｏｌａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ　ｆ
ｏｒ　Ｍｅ！１ｌａｂｉｔ　　ＤＶｎａｌｌｉＣＭｅｍ
Ｏｒｉｅｓ”、　　Ｉ　ＥＤＭ　　Ｔｅｃｈ、Ｄｉｇ、
　、　Ｅｌｆ）。 ２７−３０　（１９８３））、１ （ａ　明細書第１９頁第２行から同頁第７行にかけて、
［（例えば、・・・　・・・（１９８３））Ｊとあるを
下記の通り訂正する。 記 〔例えば、ティー・モリャら、“平滑なメタライゼーシ
ョンプロセス−３層のアルミニウムの相互接続への応用
″、ファイイー・ディー・エムテクニカルダイジェスト
、ｐｐ、５５０−５５３（１９８３）。（Ｔ、　Ｍｏｒ
ｉｙａ　ｅｔ　ａｌ、、　　”Ａ　　ＰｌａｎａｒＭｅ
ｔａｌｌｉｚａｔｉｏｎ　　Ｐｒｏｃｅｓｓ−ｉｔｓ　
　ＡｐｐｌｉＣａｔｉｏｎ　ｔｏ　７ｒｉ−ｌｅｖｅｌ
　　Ａ　Ｉｕｍｉｎｕａ＋　Ｉ　ｎｔｅｒｃｏｎｎｅｃ
ｔｉｏｎ“、　　ＩＥＤＭ　　Ｔｅｃｈ、ＤｉＯ，、ｌ
１ｌ）、　５５０−５５３（１９８３））、１

Claims (6)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板表面に選択的に形成され
    た第２導電型の高濃度拡散層と、基板上に形成され、選
    択的に複数の開孔部が設けられた絶縁膜と、該絶縁膜に
    設けられた一部の開孔部に埋設され、前記第２導電型の
    高濃度拡散層と接続された第２導電型の高濃度不純物添
    加導電層と、前記絶縁膜に設けられた他の一部の開孔部
    に埋設され、前記第２導電型の高濃度拡散層と接続され
    た第２導電型の単結晶シリコン層と、該単結晶シリコン
    層内に選択的に形成された第１導電型の拡散層と、該第
    １導電型の拡散層内に選択的に形成された第２導電型の
    拡散層とを具備したことを特徴とする半導体装置。
  2. （２）絶縁膜の表面近傍に埋設され、その端面が第２導
    電型の単結晶シリコン層が埋設される開孔部に面した第
    １導電型の高濃度不純物添加導電層を有し、該導電層に
    隣接する単結晶シリコン層内に第１導電型の高濃度拡散
    層が形成されたことを特徴とする特許請求の範囲第１項
    記載の半導体装置。
  3. （３）絶縁膜に設けられた一部の開孔部に埋設され、第
    ２導電型の高濃度拡散層と接続された第２導電型の高濃
    度不純物添加導電層が多結晶シリコン、高融点金属又は
    高融点金属シリサイドからなることを特徴とする特許請
    求の範囲第１項記載の半導体装置。
  4. （４）第１導電型の半導体基板表面に選択的に第２導電
    型の高濃度拡散層を形成する工程と、全面に絶縁膜を形
    成した後、その一部を選択的にエッチングして開孔部を
    形成する工程と、該開孔部に第２導電型の高濃度不純物
    添加導電層を埋設する工程と、前記絶縁膜の一部を選択
    的にエッチングして他の開孔部を形成する工程と、該他
    の開孔部に第２導電型の単結晶シリコン層を埋設する工
    程と、該第２導電型の単結晶シリコン層内に選択的に第
    １導電型の拡散層を形成する工程と、該第１導電型の拡
    散層内に選択的に第２導電型の拡散層を形成する工程と
    を具備したことを特徴とする半導体装置の製造方法。
  5. （５）基板上に形成された絶縁膜に第２導電型の高濃度
    不純物添加導電層が埋設される開孔部を設ける前に、前
    記絶縁膜の表面近傍に第１導電型の高濃度不純物添加導
    電層を埋設し、第２導電型の単結晶シリコン層が埋設さ
    れる他の開孔部を設ける際に前記導電層及びその下の絶
    縁膜を順次エッチングし、更に前記他の開孔部に単結晶
    シリコン層を埋設した後、熱処理を行ない、前記導電層
    から不純物を拡散させて前記単結晶シリコン層内に第１
    導電型の高濃度拡散層を形成することを特徴とする特許
    請求の範囲第４項記載の半導体装置の製造方法。
  6. （６）絶縁膜に開孔部を設け、全面に第２導電型の高濃
    度不純物添加導電層を堆積し、更に全面にホトレジスト
    を塗布した後、異方性エッチングによりホトレジスト及
    び導電層をほぼ同一のエッチング速度で全面エッチバッ
    クし、前記開孔部に表面が平坦化された導電層を埋設す
    ることを特徴とする特許請求の範囲第４項記載の半導体
    装置の製造方法。
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