JP2623812B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に層間絶
縁膜に設けられた開口部に、多結晶シリコンが埋め込ま
れたコンタクト構造の製造方法に関する。
〔従来の技術〕
従来、半導体基板、例えばシリコン基板に設けられた
拡散層と上層の配線、例えばアルミニウム配線とのコン
タクト構造や、下層の多結晶シリコン配線と上層のアル
ミニウム配線とのコンタクト構造としては、開口部に上
層配線となるアルミニウムを直接埋込む構造や多結晶シ
リコンを開口部に埋込む構造等が知られている。上述し
た開口部の構造のうち、前者では開口部におけるアルミ
ニウムの被覆性(カバレッジ)が著しく低下すると共
に、アルミニウム表面の平坦性が極端に損われる欠点が
ある。また後者の構造においては、カバレッジ,平坦性
とも改善されるが依然としてアルミニウム配線には断線
の危険性がある。これは、従来技術における開口部の形
状と多結晶シリコンの埋込み方法にその原因がある。以
下、従来のコンタクト構造および製造方法を詳細を図面
を参照して説明する。従来のこの種の半導体装置のコン
タクト構造は、第3図に示すように例えばP型シリコン
基板31表面に形成されたN型拡散層32と、この拡散層上
のリンガラス(PSG)膜33に側壁が基板と垂直に開けら
れたコンタクト孔30と、このコンタクト孔30に埋め込ま
れているN型イオンが拡散された多結晶シリコン膜35
と、この多結晶シリコン膜35に接触するようにコンタク
ト孔30を覆って被着されたアルミニウム等の金属配線層
36とからなっている。このコンタクト構造によって厚い
PSG膜33のために大きく隔てられているN型拡散層32と
金属配線層36との電気的接続が図られていた。次に、こ
のコンタクト構造の一製造方法をP型シリコン基板31上
にN型拡散層32が形成された工程から説明する。シリコ
ン基板31上に層間絶縁膜としてPSG膜33を通常のCVD法に
よって5000Å成長する。その後、リアクティブイオンエ
ッチング(RIE)法等の異方性エッチング技術を用いてP
SG膜33にコンタクト孔30を開孔する。その後シリコン基
板表面全体に通常のCVD法によって多結晶シリコン膜を
約1μmの厚さに成長させてからコンタクト孔30周辺の
PSG膜33表面が露出するまでエッチング(エッチバッ
ク)するとコンタクト孔30に多結晶シリコン膜35が埋込
まれる。最後にアルミニウムなどの金属配線層36をスパ
ッタリング法で堆積し、通常のリソグラフィー技術によ
って所望の形状にパターニングをし、第3図の構造を得
る。
以上、基板に設けられた拡散層と上層金属配線とのコ
ンタクト構造について述べたが、基板上に形成された多
結晶シリコン層と上層金属配線とのコンタクト構造の場
合でも同様である。
〔発明が解決しようとする課題〕
上述した従来の多結晶シリコンを埋め込むコンタクト
構造では、同一ウェハー内の各位置において堆積する多
結晶シリコンの膜厚が均一でないため、多結晶シリコン
膜が薄い部分では、エッチバック時に、開口部の多結晶
シリコンが深くエッチングされ、深い凹部が生じ、その
上部に被着される金属配線層が開口部の開口端角部で断
線し易くなるという欠点がある。また、開口部の深い凹
部により金属配線層表面の平坦性が損なわれ、上層配線
の断線,絶縁膜の耐圧の劣化を生じる欠点がある。
〔目的〕
本発明の目的は、上記欠点を軽減し、コンタクト部に
おいて金属配線の断線が生じにくく、平坦性に優れたコ
ンタクト構造を有する半導体装置の製造方法を提供する
ものである。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板内に設
けられた導電層、あるいは、半導体基板上に設けられた
多結晶シリコンからなる導電層を覆うように第1の絶縁
層及び第2の絶縁層を順に形成する工程であって、上記
導電層上の所定の位置に開口部を有する第1の絶縁層を
形成し、上記第1の絶縁層の上記開口部上にテーパ状の
開口部を有する第2の絶縁層を形成する工程と、上記第
2の絶縁層を覆うように全面に多結晶シリコン膜を成長
させることにより上記第1の絶縁層の上記開口部及び上
記第2の絶縁層の上記テーパ状の開口部に上記多結晶シ
リコン膜を埋め込む工程と、上記多結晶シリコン膜によ
り覆われた上記第2の絶縁層の表面が露出するまで上記
多結晶シリコン膜をエッチバックし多結晶シリコン膜を
上記テーパ状の開口部に残す工程と、上記テーパ状の開
口部を覆って上記多結晶シリコン膜を介して上記導電層
と電気的に接続された配線層を形成する工程とを有する
ことを特徴とする。
好ましくは、第2の絶縁膜の上記テーパ状の開口部
は、上記第1の絶縁膜と上記第2の絶縁膜とのエッチン
グレートの差を利用して形成される。
このように上層の絶縁層にテーパ状の開口部を設けた
構成により、コンタクト部における上層配線のカバレッ
ジは改善され、断線の危険性は回避される。
〔実施例〕
次に、本発明について図面を参照して説明する。第1
図は本発明の一実施例により製造されたコンタクト構造
の断面図である。本発明のコンタクト構造は、P型シリ
コン基板11表面に形成されたN型拡散層12と、この拡散
層上に形成されたリンガラス(PSG)膜13およびシリコ
ン酸化(SiO2)膜14からなる層間絶縁膜にまたがり、PS
G膜13には基板11に垂直に、SiO2膜14にはテーパ状に開
口上部が広く形成されたコンタクト孔10と、このコンタ
クト孔10を埋め込むN型多結晶シリコン膜15と、埋め込
まれた多結晶シリコン膜15を介してN型拡散層12と電気
的に接続されるアルミニウム等の金属配線層16とからな
る。
次に上述の構造を達成する本発明の実施例の一製造方
法を第2図を参照して説明する。
例えば、CMOS型トランジスタの製造工程において、P
型シリコン基板21表層にN型拡散層22およびP型拡散層
(図示せず)を形成し、第1図(a)に示す構成を得
る。次いで第1の層間絶縁膜として、エッチングレート
の小さい(450Å/min)リンガラス(PSG)膜23を通常の
CVD法によって基板21表面上全面に5000Å成長し、その
後第2の層間絶縁膜としてエッチングレートの大きい
(800Å/min)シリコン酸化(SiO2)膜24を通常のCVD法
によってシリコン基板表面全体に1000Å成長させ、第2
図(b)を得る。その後通常のリソグラフィー技術によ
って所定の形状にパターニングされたフォトレジスト27
をマスクに等方性のウェットエッチング技術で第2図
(c)のように開口部上部の直径が約2μmになるまで
エッチングする。次いで同じフォトレジスト27をマスク
にし、異方性ドライエッチング技術によって、第2図
(d)のように1μm角のコンタクト孔をN型拡散層22
上のPSG膜23に開口する。次いでシリコン基板21表面全
体に通常のCVD法によって多結晶シリコン膜25を約1μ
mの厚さに成長させると第2図(e)のようにコンタク
ト孔20は多結晶シリコンで埋め込まれる。次いで等方性
のドライエッチング技術によって多結晶シリコン膜25を
シリコン酸化膜24の表面が露出するまでエッチング(エ
ッチバック)し、第2図(f)のようにコンタクト孔20
中のみに多結晶シリコン膜24が残される。次いでN型導
電型不純物であるリンをイオン注入してN型多結晶シリ
コン膜25を形成する。次いでアルミニウム等の金属配線
層16をスパッタリング法で堆積し、通常のリソグラフィ
ー技術によって所望の形状にパターニングして第1図の
構成を得る。
このようにコンタクト孔開口上部にテーパーが設けら
れていることにより通常のスパッタ技術において被覆率
の悪いアルミニウム等の金属配線層の開口部における断
線および平坦性の悪化を防ぐことができる。なお、本実
施例では、シリコン基板に設けられた拡散層と上層のア
ルミニウム配線とのコンタクト構造について述べたが、
本発明はこれに限らず、基板上に形成された多結晶シリ
コン配線層とアルミニウム配線等の金属配線とのコンタ
クト構造等においても適用可能であることは言うまでも
ない。
〔発明の効果〕
以上説明したように、本発明はコンタクト孔開口上部
にテーパーが設けられていることにより、多結晶シリコ
ンが十分堆積していないコンタクト孔においても金属配
線層の被着を良好にし、開口部における断線を防止でき
ると共に開口部における金属配線表面の平坦性を向上で
きる効果がある。また製造工程においても層間絶縁膜と
してエッチングレートの低い絶縁膜(例えばPSG膜)と
エッチングレートの高い絶縁膜(例えばシリコン酸化
膜)からなる複層構造を有しているため、上層絶縁膜の
テーパ状の開口部と下層絶縁膜の垂直壁を持つ開口部と
をエッチング法に応じて良好に形成することができる。
そのため、埋込まれた多結晶シリコンと上層金属配線と
が良好に接続される効果がある。
【図面の簡単な説明】
第1図は、本発明の一実施例により製造されたコンタク
ト構造を示す縦断面図、第2図(a)〜(f)は本発明
の実施例の工程断面図、第3図は従来例を示す断面図で
ある。 10,20,30……コンタクト孔、11,21,31……P型シリコン
基板、12,22,32……N型拡散層、13,23,33……PSG膜、1
4,34……シリコン酸化膜、15,25,35……多結晶シリコン
膜、16,26,36……金属(アルミニウム)配線層、47……
フォトレジスト。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板内に設けられた導電層、あるい
    は、半導体基板上に設けられた多結晶シリコンからなる
    導電層を覆うように第1の絶縁層及び第2の絶縁層を順
    に形成する工程であって、前記導電層上の所定の位置に
    開口部を有する第1の絶縁層を形成し、前記第1の絶縁
    層の前記開口部上にテーパ状の開口部を有する第2の絶
    縁層を形成する工程と、前記第2の絶縁層を覆うように
    全面に多結晶シリコン膜を成長させることにより前記第
    1の絶縁層の前記開口部及び前記第2の絶縁層の前記テ
    ーパ状の開口部に前記多結晶シリコン膜を埋め込む工程
    と、前記多結晶シリコン膜により覆われた前記第2の絶
    縁層の表面が露出するまで前記多結晶シリコン膜をエッ
    チバックし多結晶シリコン膜を前記テーパ状の開口部に
    残す工程と、前記テーパ状の開口部を覆って前記多結晶
    シリコン膜を介して前記導電層と電気的に接続された配
    線層を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  2. 【請求項2】前記第2の絶縁膜の前記テーパ状の開口部
    は、前記第1の絶縁膜と前記第2の絶縁膜とのエッチン
    グレートの差を利用して形成されることを特徴とする請
    求項1記載の半導体装置の製造方法。
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DE69031575T DE69031575T2 (de) 1989-01-25 1990-01-24 Halbleiteranordnung mit einer trichterförmigen Verbindung zwischen Leiter-Ebenen und Verfahren zu ihrer Herstellung
EP90300753A EP0380327B1 (en) 1989-01-25 1990-01-24 Structure of semiconductor device with funnel-shaped inter-level connection and method of manufacturing it

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073835B2 (ja) * 1990-03-19 1995-01-18 日本プレシジョン・サーキッツ株式会社 半導体装置
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3166221B2 (ja) * 1991-07-23 2001-05-14 日本電気株式会社 半導体装置及びその製造方法
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5365082A (en) * 1992-09-30 1994-11-15 Texas Instruments Incorporated MOSFET cell array
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JP2684978B2 (ja) * 1993-11-25 1997-12-03 日本電気株式会社 半導体装置
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5777486A (en) * 1994-10-03 1998-07-07 United Microelectronics Corporation Electromigration test pattern simulating semiconductor components
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス,インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5585307A (en) * 1995-02-27 1996-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Forming a semi-recessed metal for better EM and Planarization using a silo mask
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1997019469A1 (en) * 1995-11-22 1997-05-29 Olin Corporation Semiconductor package with ground or power ring
US5877551A (en) * 1996-11-18 1999-03-02 Olin Corporation Semiconductor package having a ground or power ring and a metal substrate
US5994220A (en) 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
KR0176199B1 (ko) * 1996-03-19 1999-04-15 김광호 반도체 소자의 접촉창 형성방법
FR2754391B1 (fr) * 1996-10-08 1999-04-16 Sgs Thomson Microelectronics Structure de contact a facteur de forme eleve pour circuits integres
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
EP0996977A1 (de) 1997-07-15 2000-05-03 Infineon Technologies AG Kontaktierung einer halbleiterzone
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
US6777738B2 (en) * 1999-06-09 2004-08-17 Renesas Technology Corp. Semiconductor integrated circuit
DE102004044686B4 (de) * 2004-09-15 2006-08-31 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Vias, die zwei Abschnitte haben, und Herstellungsverfahren
JP5835696B2 (ja) * 2012-09-05 2015-12-24 株式会社東芝 半導体装置およびその製造方法
KR20140104778A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 관통전극을 갖는 반도체 소자의 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
GB8312850D0 (en) * 1983-05-10 1983-06-15 British Telecomm Semiconductor wafer fabrication
JPS601846A (ja) * 1983-06-18 1985-01-08 Toshiba Corp 多層配線構造の半導体装置とその製造方法
JPS6030153A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 半導体装置
JPS6068613A (ja) * 1983-09-26 1985-04-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
GB8401250D0 (en) * 1984-01-18 1984-02-22 British Telecomm Semiconductor fabrication
JPS60160653A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 半導体装置の製造方法
JPS60163455A (ja) * 1984-02-03 1985-08-26 Toshiba Corp 読み出し専用記憶装置及びその製造方法
JPS61166071A (ja) * 1985-01-17 1986-07-26 Toshiba Corp 半導体装置及びその製造方法
US4692786A (en) * 1985-02-07 1987-09-08 Lindenfelser Timothy M Semi-conductor device with sandwich passivation coating
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
JPS62139322A (ja) * 1985-12-12 1987-06-23 Fujitsu Ltd 電子ビ−ム露光方法
JPS62198135A (ja) * 1986-02-26 1987-09-01 Nec Corp 半導体装置およびその製造方法
JPS633437A (ja) * 1986-06-23 1988-01-08 Sony Corp 半導体装置の製造方法
JPS63244862A (ja) * 1987-03-31 1988-10-12 Nec Corp 半導体装置
JPH0748517B2 (ja) * 1987-06-25 1995-05-24 日本電気株式会社 半導体集積回路装置

Also Published As

Publication number Publication date
EP0380327A3 (en) 1990-12-12
EP0380327A2 (en) 1990-08-01
US5091768A (en) 1992-02-25
JPH02196420A (ja) 1990-08-03
DE69031575D1 (de) 1997-11-20
EP0380327B1 (en) 1997-10-15
DE69031575T2 (de) 1998-02-12

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