JPH073835B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH073835B2 JPH073835B2 JP2068903A JP6890390A JPH073835B2 JP H073835 B2 JPH073835 B2 JP H073835B2 JP 2068903 A JP2068903 A JP 2068903A JP 6890390 A JP6890390 A JP 6890390A JP H073835 B2 JPH073835 B2 JP H073835B2
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- interlayer insulating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多層配線構造を有する半導体装置に関するもの
である。
である。
［従来の技術］ 近年におけるシリコン集積回路では、いわゆる多層配線
構造を有するものが盛んに利用されている。
構造を有するものが盛んに利用されている。
第３図は、多層配線構造を有するMOS型シリコン集積回
路の一例であり、スタティックRAMの構成部分を示した
ものである。
路の一例であり、スタティックRAMの構成部分を示した
ものである。
51はシリコン基板、52はLOCOS構造のフィールド絶縁
層、53はゲート絶縁層、54はゲート電極、56はソース、
57はドレインである。58は第１の層間絶縁層、60は第２
の層間絶縁層である。59は第１の配線層となるポリシリ
コン層であり、その一部に高抵抗領域を形成して、スタ
ティックRAMの高抵抗負荷としている。61a、61bおよび6
1cは第２の配線層となるアルミニウム層である。アルミ
ニウム層61bおよび61cは、第１の層間絶縁層58および第
２の層間絶縁層60に形成された開口部を通して、それぞ
れゲート電極54およびソース56に接続されている。アル
ミニウム層61aは、第２の層間絶縁層60に形成された開
口部を通して、ポリシリコン層59に接続されている。
層、53はゲート絶縁層、54はゲート電極、56はソース、
57はドレインである。58は第１の層間絶縁層、60は第２
の層間絶縁層である。59は第１の配線層となるポリシリ
コン層であり、その一部に高抵抗領域を形成して、スタ
ティックRAMの高抵抗負荷としている。61a、61bおよび6
1cは第２の配線層となるアルミニウム層である。アルミ
ニウム層61bおよび61cは、第１の層間絶縁層58および第
２の層間絶縁層60に形成された開口部を通して、それぞ
れゲート電極54およびソース56に接続されている。アル
ミニウム層61aは、第２の層間絶縁層60に形成された開
口部を通して、ポリシリコン層59に接続されている。
［解決しようとする課題］ 上記従来例では、ポリシリコン層59接続用の開口部、ゲ
ート電極54接続用の開口部およびソース56接続用の開口
部は、同一工程で形成される。この場合、ポリシリコン
層59接続用の開口部を形成するには、第２の層間絶縁層
60のみをエッチングすればよいが、ゲート電極54接続用
の開口部およびソース56接続用の開口部を形成するに
は、さらに第１の層間絶縁層58をもエッチングしなけれ
ばならない。従って、ポリシリコン層59接続用の開口部
では、第２の層間絶縁層60のエッチングが終了した後
も、ポリシリコン層59が長時間エッチング物質にさらさ
れることになる。そのため、第３図に示すように、本来
エッチングされてはならないポリシリコン層59までもエ
ッチングされ、導通不良を起こすという問題点があっ
た。
ート電極54接続用の開口部およびソース56接続用の開口
部は、同一工程で形成される。この場合、ポリシリコン
層59接続用の開口部を形成するには、第２の層間絶縁層
60のみをエッチングすればよいが、ゲート電極54接続用
の開口部およびソース56接続用の開口部を形成するに
は、さらに第１の層間絶縁層58をもエッチングしなけれ
ばならない。従って、ポリシリコン層59接続用の開口部
では、第２の層間絶縁層60のエッチングが終了した後
も、ポリシリコン層59が長時間エッチング物質にさらさ
れることになる。そのため、第３図に示すように、本来
エッチングされてはならないポリシリコン層59までもエ
ッチングされ、導通不良を起こすという問題点があっ
た。
本発明の目的は、開口部形成時に第１の配線層が長時間
エッチング物質にさらされても、第１の配線層と第２の
配線層との間で確実に導通をとることができる多層配線
構造の半導体装置を得ることである。
エッチング物質にさらされても、第１の配線層と第２の
配線層との間で確実に導通をとることができる多層配線
構造の半導体装置を得ることである。
［課題を解決するための手段］ 本発明における半導体装置は、半導体基板の主表面側に
形成された導電体層と、上記導電体層上に第１の開口部
を有する第１の層間絶縁層と、上記第１の層間絶縁層上
に形成され、上記第１の開口部において上記導電体層に
接続される第１の配線層と、上記第１の配線層上に形成
され、上記第１の開口部に対応して第２の開口部を有す
る第２の層間絶縁層と、上記第１の開口部および第２の
開口部を通して上記第１の配線層および／または上記導
電体層に接続される第２の配線層とからなるものであ
る。
形成された導電体層と、上記導電体層上に第１の開口部
を有する第１の層間絶縁層と、上記第１の層間絶縁層上
に形成され、上記第１の開口部において上記導電体層に
接続される第１の配線層と、上記第１の配線層上に形成
され、上記第１の開口部に対応して第２の開口部を有す
る第２の層間絶縁層と、上記第１の開口部および第２の
開口部を通して上記第１の配線層および／または上記導
電体層に接続される第２の配線層とからなるものであ
る。
［実施例］ 以下、添付図面に基いて本発明の実施例について説明す
る。
る。
第１図（Ａ）〜（Ｅ）は、多層配線構造を有するMOS型
シリコン集積回路の製造工程の一例を示したものであ
り、スタティックRAMの構成部分を示したものである。
シリコン集積回路の製造工程の一例を示したものであ
り、スタティックRAMの構成部分を示したものである。
11はシリコン基板、12はLOCOS構造のフィールド絶縁
層、13はゲート絶縁層（膜厚30ナノメータ）である。14
はゲート電極であり、ポリシリコンを用いて形成されて
いる。15は導電体層であり、ゲート電極14と同じくポリ
シリコンを用いて形成されている。16はソース、17はド
レインである。18は第１の層間絶縁層（膜厚300ナノメ
ータ）であり、酸化シリコンで形成されている。18aは
第１の開口部であり、導電体層15の内側に形成されてい
る。18bはドレイン用開口部である。19は第１の配線層
（膜厚50ナノメータ）であり、ポリシリコンで形成され
ている。この第１の配線層19は、ドレイン17と後述の第
２の配線層21aとを接続するものである。また、その一
部に形成された高抵抗領域により、スタティックRAMの
高抵抗負荷が形成される。20は第２の層間絶縁層（膜厚
300ナノメータ）であり、酸化シリコンで形成されてい
る。20aは第２の開口部であり、第１の開口部18aの内側
に形成されている。20bはゲート電極用開口部、20cはソ
ース用開口部である。21a、21bおよび21cは第２の配線
層であり、アルミニウムで形成されている。
層、13はゲート絶縁層（膜厚30ナノメータ）である。14
はゲート電極であり、ポリシリコンを用いて形成されて
いる。15は導電体層であり、ゲート電極14と同じくポリ
シリコンを用いて形成されている。16はソース、17はド
レインである。18は第１の層間絶縁層（膜厚300ナノメ
ータ）であり、酸化シリコンで形成されている。18aは
第１の開口部であり、導電体層15の内側に形成されてい
る。18bはドレイン用開口部である。19は第１の配線層
（膜厚50ナノメータ）であり、ポリシリコンで形成され
ている。この第１の配線層19は、ドレイン17と後述の第
２の配線層21aとを接続するものである。また、その一
部に形成された高抵抗領域により、スタティックRAMの
高抵抗負荷が形成される。20は第２の層間絶縁層（膜厚
300ナノメータ）であり、酸化シリコンで形成されてい
る。20aは第２の開口部であり、第１の開口部18aの内側
に形成されている。20bはゲート電極用開口部、20cはソ
ース用開口部である。21a、21bおよび21cは第２の配線
層であり、アルミニウムで形成されている。
つぎに、第１図（Ａ）〜（Ｅ）に従って、製造工程の説
明をする。
明をする。
（Ａ）ゲート絶縁層13上にゲート電極14をフィールド絶
縁層12上に導電体層15を、同一工程で形成する。すなわ
ち、ゲート電極14および導電体層15を形成するポリシリ
コンを、シリコン基板11の主表面側にCVD法で形成した
後、これをパターニングしてゲート電極14および導電体
層15を同時に形成する。
縁層12上に導電体層15を、同一工程で形成する。すなわ
ち、ゲート電極14および導電体層15を形成するポリシリ
コンを、シリコン基板11の主表面側にCVD法で形成した
後、これをパターニングしてゲート電極14および導電体
層15を同時に形成する。
（Ｂ）第１の層間絶縁層18をCVD法を用いて形成した
後、その一部をドライエッチングして、第１の開口部18
aおよびドレイン用開口部18bを形成する。このとき、ド
レイン用開口部18bでは、ゲート絶縁層13も同時にエッ
チングされる。エッチングガスとしては、例えばCHF3を
用いることができる。
後、その一部をドライエッチングして、第１の開口部18
aおよびドレイン用開口部18bを形成する。このとき、ド
レイン用開口部18bでは、ゲート絶縁層13も同時にエッ
チングされる。エッチングガスとしては、例えばCHF3を
用いることができる。
（Ｃ）高抵抗ポリシリコン層をシリコン基板11の主表面
側に形成した後、これをパターニングして第１の配線層
19を形成する。なお、高抵抗ポリシリコン層を形成した
後、あるいはこれをパターニングした後、高抵抗ポリシ
リコン層の一部をマスクして不純物をドーピングし、マ
スク部以外のポリシリコン層を低抵抗化する。マスク部
の高抵抗ポリシリコン層は、スタティックRAMの高抵抗
負荷となるものである。
側に形成した後、これをパターニングして第１の配線層
19を形成する。なお、高抵抗ポリシリコン層を形成した
後、あるいはこれをパターニングした後、高抵抗ポリシ
リコン層の一部をマスクして不純物をドーピングし、マ
スク部以外のポリシリコン層を低抵抗化する。マスク部
の高抵抗ポリシリコン層は、スタティックRAMの高抵抗
負荷となるものである。
（Ｄ）第２の層間絶縁層20をCVD法を用いて形成した
後、その一部をドライエッチングして、第２の開口部20
a、ゲート電極用開口部20bおよびソース用開口部20cを
形成する。このとき、ゲート電極用開口部20bでは第１
の層間絶縁層18が、ソース用開口部20cでは第１の層間
絶縁層18およびゲート絶縁層13が、それぞれ同時にエッ
チングされる。エッチングガスとしては、例えばCHF3を
用いることができる。引き続きCF4ガスを用いたプラズ
マ処理を行い、開口部20a、開口部20bおよび開口部20c
表面のクリーニングを行う。
後、その一部をドライエッチングして、第２の開口部20
a、ゲート電極用開口部20bおよびソース用開口部20cを
形成する。このとき、ゲート電極用開口部20bでは第１
の層間絶縁層18が、ソース用開口部20cでは第１の層間
絶縁層18およびゲート絶縁層13が、それぞれ同時にエッ
チングされる。エッチングガスとしては、例えばCHF3を
用いることができる。引き続きCF4ガスを用いたプラズ
マ処理を行い、開口部20a、開口部20bおよび開口部20c
表面のクリーニングを行う。
（Ｅ）アルミニウム層をシリコン基板11の主表面側に形
成した後、これをパターニングして第２の配線層21a、2
1bおよび21cを形成する。第２の配線層21aは、第１の開
口部18aおよび第２の開口部20aを通して、第１の配線層
19に接続される。
成した後、これをパターニングして第２の配線層21a、2
1bおよび21cを形成する。第２の配線層21aは、第１の開
口部18aおよび第２の開口部20aを通して、第１の配線層
19に接続される。
ところで、工程（Ｄ）において、第２の開口部20aに形
成されている第１の配線層19が全てエッチングされる場
合もある。このときには、第２の配線層21aは、第２図
に示すように、直接導電体層15に接続されることにな
る。従って、第１の配線層19と第２の配線層21aとは導
電体層15を介して接続されることになり、第１の配線層
19と第２の配線層21aとの間で導通不良が生じることは
ない。また、第２図に示す構造をとることによりつぎの
ような利点もある。第１の配線層19と第２の配線層21a
との組み合わせによっては、両者の間で密着性が悪かっ
たりコンタクト抵抗が高かったりする場合も考えられる
が、このような場合に、導電体層15と第２の配線層21a
との組み合わせが、良好な密着性を有しかつ低いコンタ
クト抵抗を有するものであれば、信頼性や特性の向上を
はかることができる。
成されている第１の配線層19が全てエッチングされる場
合もある。このときには、第２の配線層21aは、第２図
に示すように、直接導電体層15に接続されることにな
る。従って、第１の配線層19と第２の配線層21aとは導
電体層15を介して接続されることになり、第１の配線層
19と第２の配線層21aとの間で導通不良が生じることは
ない。また、第２図に示す構造をとることによりつぎの
ような利点もある。第１の配線層19と第２の配線層21a
との組み合わせによっては、両者の間で密着性が悪かっ
たりコンタクト抵抗が高かったりする場合も考えられる
が、このような場合に、導電体層15と第２の配線層21a
との組み合わせが、良好な密着性を有しかつ低いコンタ
クト抵抗を有するものであれば、信頼性や特性の向上を
はかることができる。
［効果］ 本発明では、開口部に導電体層を形成したので、開口部
形成時に第１の配線層が長時間エッチング物質にさらさ
れても、第１の配線層と第２の配線層との間で確実に導
通をとることができる。
形成時に第１の配線層が長時間エッチング物質にさらさ
れても、第１の配線層と第２の配線層との間で確実に導
通をとることができる。
第１図は本発明の実施例を示した製造工程断面図、第２
図は他の実施例を示した断面図、第３図は従来例を示し
た断面図である。 11……半導体基板 15……導電体層 18……第１の層間絶縁層 19……第１の配線層 20……第２の層間絶縁層 21a……第２の配線層
図は他の実施例を示した断面図、第３図は従来例を示し
た断面図である。 11……半導体基板 15……導電体層 18……第１の層間絶縁層 19……第１の配線層 20……第２の層間絶縁層 21a……第２の配線層
Claims (1)
- 【請求項１】半導体基板の主表面側に形成された導電体
層と、 上記導電体層上に第１の開口部を有する第１の層間絶縁
層と、 上記第１の層間絶縁層上に形成され、上記第１の開口部
において上記導電体層に接続される第１の配線層と、 上記第１の配線層上に形成され、上記第１の開口部に対
応して第２の開口部を有する第２の層間絶縁層と、 上記第１の開口部および第２の開口部を通して上記第１
の配線層および／または上記導電体層に接続される第２
の配線層と からなる半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068903A JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
| US07/671,554 US5177592A (en) | 1990-03-19 | 1991-03-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068903A JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343258A Division JPH08236627A (ja) | 1995-12-28 | 1995-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268451A JPH03268451A (ja) | 1991-11-29 |
| JPH073835B2 true JPH073835B2 (ja) | 1995-01-18 |
Family
ID=13387077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068903A Expired - Lifetime JPH073835B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5177592A (ja) |
| JP (1) | JPH073835B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001176B1 (ko) * | 1992-12-02 | 1996-01-19 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
| US5994780A (en) * | 1997-12-16 | 1999-11-30 | Advanced Micro Devices, Inc. | Semiconductor device with multiple contact sizes |
| EP1058310A3 (en) * | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234889A (en) * | 1977-05-31 | 1980-11-18 | Texas Instruments Incorporated | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon |
| JPS57210662A (en) * | 1981-06-19 | 1982-12-24 | Hitachi Ltd | Semiconductor memory device |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007787B1 (ko) * | 1987-06-09 | 1992-09-17 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| US5084404A (en) * | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| US5047825A (en) * | 1988-06-09 | 1991-09-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having a decoder portion of complementary misfets employing multi-level conducting layer and a memory cell portion |
| JPH01321656A (ja) * | 1988-06-23 | 1989-12-27 | Fujitsu Ltd | 半導体装置 |
| JPH0728040B2 (ja) * | 1988-09-20 | 1995-03-29 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2623812B2 (ja) * | 1989-01-25 | 1997-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5068711A (en) * | 1989-03-20 | 1991-11-26 | Fujitsu Limited | Semiconductor device having a planarized surface |
| JPH0358484A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置とその製造方法 |
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
-
1990
- 1990-03-19 JP JP2068903A patent/JPH073835B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-19 US US07/671,554 patent/US5177592A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234889A (en) * | 1977-05-31 | 1980-11-18 | Texas Instruments Incorporated | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon |
| JPS57210662A (en) * | 1981-06-19 | 1982-12-24 | Hitachi Ltd | Semiconductor memory device |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268451A (ja) | 1991-11-29 |
| US5177592A (en) | 1993-01-05 |
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