KR960001176B1 - 반도체 접속장치 및 그 제조방법 - Google Patents

반도체 접속장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 접속장치 및 그 제조방법
제1도는 종래의 방법에 의해 접속장치를 형성할 때의 레이아웃도(layout).
제2도는 본 발명에 의해 접속장치를 형성할 때의 레이아웃도.
제3a도 내지 제3c도는 종래의 방법에 의하여 접속장치를 형성하는 단면도.
제4a도 내지 제4c도는 본 발명의 제1실시예에 의하여 접속장치를 형성한 단면도.
제5a도 내지 제5c도는 본 발명의 제2실시예에 의하여 접속장치를 형성한 단면도.
* 도면의 주요부분에 대한 부호의 설명
A : 드레인 전극 마스크 B : 비트선 콘택 마스크
C : 비트선 마스크 1 : 실리콘 기판
2 : 소자분리 절연막 3 : 드레인 전극
4 : 층간 절연막 5 : 패드용 전도물질
5',5" : 전도물질 패드 패턴 6 : 식각장벽 물질
7 : 비트선용 전도물질 7' : 비트선
8 : 감광막 10 : 손상부분
20 : 비트선 콘택홀 30 : 콘택 측벽면
본 발명은 고집적 반도체 접속장치 및 그 제조방법에 관한 것으로, 특히 하부의 제1전도선에 상부의 제2전도선을 접속할 때, 제1전도선에 형성되는 콘택에 전도물질 패드를 자기정렬형으로 형성함으로써 제2전도선 콘택과 제2전도선의 오버랩(overlap)을 최소화 함으로써 접속부분의 면적을 줄일 수 있는 반도체 접속장치에 관한 것이다.
일반적으로 반도체 장치를 제조하는데 있어서, 제2전도선을 층간절연막을 지나 그 하부의 제1전도선과 연결시키기 위하여 상기 제1전도선에 콘택홀을 형성한 후 제2전도선을 형성할 때 제2전도선이 콘택을 완전히 오버랩(overlap)해야 하며 그렇지 않을 경우 제2전도선을 패턴하는 과정에서 콘택 하부의 제1전도선이 손상을 입게 되어 반도체 장치가 불량하게 된다.
그러므로, 콘택과 제2전도선 마스크 사이는 마스크 제작시 발생되는 선폭변화 (CD variation), 오정렬(misalign)마진 등을 고려하여야 하므로 접속장치의 면적이 증가된다.
따라서, 본 발명은 제1전도선에 제2전도선을 접속할 때 제1전도선에 형성되는 콘택홀에 전도물질 패드와 식각장벽물질을 자기정렬형으로 형성하여 제2전도선 콘택홀과 제2전도선의 오버랩(overlap)을 최소화하여 접속부분의 면적을 감소시킬 수 있는 반도체 접속장치를 제공하는데 그 목적이 있다.
이하, 첨부한 도면을 참조하여 상세히 설명하기로 한다. 편의상 비트선(제2전도선)이 비트선 콘택(제2전도선 콘택)을 통하여 드레인 전극(제1전도선)에 접속되는 구조를 나타내었다.
제1도는 종래의 방법에 의한 접속장치의 레이아웃(layout)도로서 비트선 마스크(C)가 비트선 콘택 마스크(B)를 오버랩(overlap)하는 크기에 의해 접속장치의 면적이 증가됨을 알 수 있다. 여기서 부호 A는 드레인 전극 마스크이다.
제2도는 본 발명에 의한 접속장치의 레이아웃도로서, 종래의 방법에 비해 비트선 마스크(C)가 비트선 콘택 마스크(B)를 충분히 오버랩하지 않음으로써 접속장치의 면적이 감소됨을 알 수 있다. 드레인 전극 마스크(A)는 종래의 크기와 동일하다.
제3a도 내지 제3c도는 비트선이 비트선 콘택을 충분히 오버랩(overlap)하지 않는 상태에서 종래의 방법에 의해 접속장치를 형성하는 단면도로서 제3a도는 실리콘 기판(1)상부에 소자분리 절연막(2)을 형성하고 드레인 전극(3)을 형성한 후 전체적으로 층간절연막(4)을 적층한 다음 소정부분의 층간절연막(4)을 제거하여 드레인 전극(3)에 비트선 콘택홀(20)을 형성한 단면도이다.
제3b도는 비트선용 전도물질(7)을 적층하고 비트선 마스크용 감광막(8)을 형성한 단면도로서, 비트선 마스크용 감광막(8)이 비트선 콘택홀(20)에 충분히 오버랩 (overlap)시키지 못한 것을 나타낸다.
제3c도는 노출된 비트선용 전도물질(7)을 식각하여 비트선(7')을 형성한 단면도로서, 비트선(7')패턴 형성시 오버랩되지 않은 부분에서 드레인 전극(3)이 식각되어 손상(10)된 것을 나타내었다.
제4a도 내지 제4c도는 비트선 마스크(C)가 비트선 콘택 마스크(B)에 충분히 오버랩(overlap)되지 않은 상태에서 본 발명의 제1실시예에 의한 접속장치를 제2도의 a-a'를 따라 형성한 단면도로서, 제4a도는 실리콘 기판(1)에 소자분리 절연막(2), 드레인 전극(3)을 형성하고 그 상부에 층간절연막(4)을 적층한 다음, 소정부분의 층간절연막(4)을 식각하여 드레인 전극(3)에 비트선 콘택홀(20)을 형성한 단면도로서, 비트선 콘택 형성시 측벽면(30)의 각도가 예각(90°이하)이 되도록 한다.
제4b도는 패드용 전도물질(5)을 전체적으로 적층하고, 비트선 콘택 영역의 홈에 식각장벽물질(6)로 매립하고, 그 상부에 비트선용 전도물질(7)을 적층한 후, 비트선 마스크용 감광막(8)을 형성한 단면도로서, 상기 패드용 전도물질(5)의 두께는 비트선 콘택의 크기에 비해 충분히 얇게 적층하며 식각장벽물질(6)은 패드용 전도물질(5)과 비트선용 전도물질(7)에 대하여 식각 선택비가 큰 산화막 또는 질화막물질을 사용한다.
제4c도는 비트선 마스크용 감광막(8)을 이용하여 비트선용 전도물질(7)과 패드용 전도물질(5)을 식각하여 비트선(7')을 형성한 단면도로서 비트선 마스크용 감광막(8)에 의해 노출된 비트선용 전도물질(7)과 패드용 전도물질(5)이 식각되고, 비트선 마스크용 감광막(8)에 의해 노출된 비트선 콘택 영역에서는 비트선용전도물질(7)은 식각되나, 패드용 전도물질(5)은 노출되는 식각장벽물질(6)에 의해 식각되지 않음으로써 비트선 마스크용 감광막(8)에 의해 오버랩(overlap)되지 않은 비트선 콘택하부의 드레인 전극(3)은 손상되지 않음을 알 수 있다.
제5a도 내지 제5c도는 비트선 마스크(C)가 비트선 콘택 마스크(B)에 충분히 오버랩(overlap)되지 않은 상태에서 본 발명의 제2실시예에 의한 접속장치를 제2도의 a-a'를 따라 형성하는 단면도로서, 제5a도는 실리콘 기판(1)상부에 소자분리 절연막 (2), 드레인 전극(3)을 형성하고, 전체적으로 층간절연막(4)을 적층한 다음, 드레인 전극(3)에 비트선 콘택홀(20)을 형성한 단면도로서, 비트선 콘택홀(20) 형성시 비트선 콘택홀(20)의 측벽면(30)의 각도가 예각(90°이하)이 되도록 형성한다.
제5b도는 패드용 전도물질(5)을 적층하고 비트선 콘택 영역의 홈에 식각장벽물질(6)을 매립한 후, 상기 식각장벽물질(6)을 사용하여 비트선 콘택홀(20)밖의 노출된 패드용 전도물질(5)을 식각하여 전도물질 패드패턴(5")을 형성하고, 전체적으로 비트선용 전도물질(7)을 적층하고, 비트선 마스크용 감광막(8)을 형성한 단면도로서, 패드용 전도물질(5)은 비트선 콘택홀(20) 크기에 비해 충분히 얇게 적층하며 식각장벽물질은 패드용 전도물질(5)과 비트선용 전도물질(7)에 대하여 식각 선택비가 큰 질화막 또는 산화막을 사용한다.
제5c도는 노출된 비트선용 전도물질(7)을 식각하여 비트선(7')을 형성하고 비트선 마스크용 감광막(8)을 제거한 단면도로서 비트선 마스크에 의하여 노출된 비트선 콘택밖의 영역에서는 비트선용 전도물질(7)이 식각되고, 비트선 마스크에 의하여 노출된 비트선 콘택 영역에서는 식각장벽물질(6)에 의해 식각되지 않음으로써 비트선 콘택하부의 드레인 전극(3)은 의해 식각되지 않음으로써 비트선 콘택하부의 드레인 전극(3)은 손상되지 않는다.
본 발명에 의하면, 제1차 전도선에 제2차 전도선을 접속할 때, 제1차 전도선에 형성되는 콘택과 제2차 전도선의 오버랩(overlap)을 최소화함으로써 접속부분의 면적을 줄일 수 있다.

Claims (5)

  1. 제2전도선은 층간절연막의 소정부분이 제거된 콘택홀을 통하여 제1전도선에 콘택하되 제2전도선이 콘택홀을 완전히 오버랩하지 않을 경우 제2전도선 패을 형성할때 노출되는 제1전도선이 손상되는 것을 방지하기 위하여 절연층의 소정부분이 제거된 콘택홀 상부에 전도물질 패드가 형성되되, 노출된 제1전도선에 접속되어 전도물질 패드가 형성되고, 전도물질 패드 상부의 홈에 식각장벽물질이 형성되고, 그 상부에 제2전도선 패턴이 식각장벽물질 일정상부에서 전도물질 패드에 걸쳐 형성되는 것을 특징으로 하는 반도체 접속장치.
  2. 제1항에 있어서, 상기 식각장벽물질은 제2전도선과 전도물질 패드에 대하여 식각 선택비가 큰 산화막 또는 질화막인 것을 특징으로 하는 반도체 접속장치.
  3. 비트선이 층간절연막이 제거된 콘택홀을 통해 트랜지스터의 드레인 전극에 콘택하되, 비트선이 상기 노출된 드레인 전극을 오버랩하지 않을 경우 비트선 패턴 공정에서 노출되는 드레인 전극이 손상되는 것을 방지하기 위하여, 실리콘 기판에 소자분리 절연막, 드레인 전극을 형성하고 전체적으로 층간절연막을 적층한 다음 소정부분의 층간절연막을 제거하여 드레인 전극이 노출되는 비트선 콘택홀을 형성하는 단계와, 그 상부에 패드용 전도물질을 적층하고 콘택홀의 홈에 식각장벽물질로 매립하는 단계와, 전체적으로 비트선용 전도물질을 적층하고 비트선 마스크용 감광막을 형성하되 비트선 마스크용 감광막이 비트선 콘택홀을 완전히 오버랩(overlap)되지 않도록 형성하는 단계와, 노출된 비트선용 전도물질을 식각하되, 하부의 식각장벽물질과 층간절연막을 식각정지점으로 하여 드레인 전극이 손상되지 않도록 비트선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 접속장치의 제조방법.
  4. 제3항에 있어서, 비트선 콘택홀은 측면벽이 예각(90°이하)이 되도록 형성하는 것을 특징으로 하는 반도체 접속장치의 제조방법.
  5. 제3항에 있어서, 전도물질 패드 상부의 식각장벽물질은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 접속장치의 제조방법.
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