TWI468093B - 多層基板之導孔結構及其製造方法 - Google Patents

多層基板之導孔結構及其製造方法 Download PDF

Info

Publication number
TWI468093B
TWI468093B TW97142237A TW97142237A TWI468093B TW I468093 B TWI468093 B TW I468093B TW 97142237 A TW97142237 A TW 97142237A TW 97142237 A TW97142237 A TW 97142237A TW I468093 B TWI468093 B TW I468093B
Authority
TW
Taiwan
Prior art keywords
metal layer
hole
layer
metal
dielectric layer
Prior art date
Application number
TW97142237A
Other languages
English (en)
Other versions
TW201018342A (en
Inventor
Chih Kuang Yang
Original Assignee
Princo Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Princo Corp filed Critical Princo Corp
Priority to TW97142237A priority Critical patent/TWI468093B/zh
Priority to US12/582,647 priority patent/US9107315B2/en
Publication of TW201018342A publication Critical patent/TW201018342A/zh
Priority to US13/345,705 priority patent/US20120107745A1/en
Application granted granted Critical
Publication of TWI468093B publication Critical patent/TWI468093B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09545—Plated through-holes or blind vias without lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09645—Patterning on via walls; Plural lands around one hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
    • H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

多層基板之導孔結構及其製造方法
本發明關於一種多層基板之導孔結構及其製造方法，特別是關於一種軟性多層基板之導孔結構及其製造方法。
現今任何類型電子產品之小型化，係無可避免之趨勢，隨著半導體晶圓製程尺寸不斷地縮小，後段封裝之相關技術亦必須隨之朝微型化的方向進步。因是，當今積體電路的積集度已不斷地提高，其中使用多層基板用於製作封裝基板、印刷電路板、軟性封裝基板及軟性電路板等領域，整合成高密度系統已為必然之趨勢，特別是利用軟性多層基板，更能有效地應用於各類產品，符合微型化之需求。而依據業界之現行作法，多以蝕刻法(Etch)或半加成法(semi-additive)進行多層基板金屬導線或導孔結構之製作。多層基板的電路積集度越高，金屬導線或導孔結構的尺寸要求便越精細。一般業界所稱Fine-pitch類產品即涉指具有高構裝密度之產品。
請參考第1圖，係表示習知技術製作導孔結構之示意圖。第1圖係僅顯示一般多層基板有關導孔結構之部份。多層基板具有例如作為下層線路之金屬層102，覆蓋於金屬層102上之介電層104，以雷射或機械鑽孔之方式所形成之導孔106。此導孔106均具有垂直之孔壁。在形成導孔106後，填入金屬填充物後，與金屬層108作為孔墊，主要目的係用以電性連接金屬層102以及介電層104上方之其他金屬層。當多層基板採用此類導孔結構並進行彎折應用時，在第1圖中對應介電層104與金屬填充物的連接處110的金屬層108，或是金屬層102與金屬填充物的連接處112均很容易發生剝裂。
因多層基板之導孔結構為不同層間電性連接之重要部分，當於軟性多層基板之折曲區域中製作此類導孔結構時，特別是於產品使用中必須經常性地折曲時，第1圖中對應介電層104與填充物的連接處110的金屬層108或是金屬層102與填充物的連接處112發生剝裂的可能性便更高。並且此類導孔結構的孔墊尺寸A(VIA Land Size)須大於導孔尺寸B(VIA Diameter)，導致多層基板的導孔距(接腳距)及金屬線距之尺寸縮小有限，而無法應用於高構裝密度之產品。
請參考第2圖，表示習知技術另一導孔結構之示意圖。如前所述多層基板具有例如：作為下層線路之金屬層202，覆蓋於金屬層202上之介電層204，介電層204具有導孔206。在形成導孔206後，形成孔墊，主要目的係用以電性連接金屬層202以及介電層204上方之其他金屬層。當多層基板進行彎折應用時，第2圖中金屬層202與孔墊的連接處212發生剝裂的可能性高，尤當導孔深度C(VIA depth)更進一步加深時，連接處212剝裂的可能性便與第1圖中連接處112剝裂的可能性相異無幾。並且，現今習知技術均以蝕刻法或半加成法製作導孔結構，需要考量製程誤差(於後詳述)。是以，此類導孔結構的孔墊尺寸A(VIA Land size)仍須大於導孔尺寸B(VIA diameter)，導致多層基板的導孔距(接腳距)及金屬線距之尺寸縮小有限，亦已無法進一步滿足現今高構裝密度之需求。
請同時參考第3A及3B圖，係表示習知技術蝕刻法製作導孔結構之示意圖。當以蝕刻法製作導孔結構時，係先形成金屬層302，再形成介電層304覆蓋於金屬層302之上。接著，形成一導孔306後，再形成稍後欲以蝕刻法製作孔墊300(VIA Land)的金屬層308填入導孔306，同時亦覆蓋於介電層304 上。之後，再塗佈一光阻層310於欲製作孔墊的位置。當塗佈光阻層310後，便以蝕刻法移除未被光阻層310披覆的金屬層308。
由於蝕刻等向性的緣故，蝕刻法不僅會移除未被光阻層310披覆的金屬層308，更會對孔墊的側表面亦產生蝕刻，例如：如第3A圖所示，蝕刻至虛線314所指的位置，是以，將如第3B圖所示，造成對孔墊產生底切(undercut)結構。因此多層基板製作過程中，若以蝕刻法製作多層基板之導孔結構，則光阻層310的尺寸無法精確地決定孔墊尺寸(VIA Land size)，導致線路設計時，孔墊尺寸需要考量此蝕刻製程誤差，使孔墊尺寸無法進一步縮小，當金屬導線或導孔結構的尺寸要求日益精細，蝕刻法實有其限制存在。
請同時參考第4A至4C圖，係表示習知技術半加成法(SAP,semi-additive process)製作導孔結構之示意圖。當以半加成法製作導孔結構時，係先形成金屬層402，再形成介電層404覆蓋於金屬層402之上。接著，製作一導孔406。之後，先形成一層晶種金屬407(seed metal)，接著在稍後欲形成孔墊400(VIA Land)以外的位置塗佈一光阻層410後，鍍上一金屬層填滿孔墊(VIA Land)的位置。如第4B圖所示去除光阻層410後，接著以蝕刻的方式，移除孔墊400(VIA Land)位置以外的晶種金屬407，完成導孔結構之製作。
在前述移除孔墊400(VIA Land)位置以外晶種金屬407的同時，亦會如第4B圖所示，蝕刻孔墊400(VIA Land)至虛線414所指的位置。是以，將如第4C圖所示，形成較原先光阻層410所定義之尺寸較小之孔墊400(VIA Land)。因此多層基板製作過程中，若以半加成法製作導孔結構，具有與前述蝕刻法 同樣的缺點，光阻層410的尺寸無法精確地決定孔墊尺寸(VIA Land size)，導致線路設計時，孔墊尺寸需要考量此製程誤差，使孔墊尺寸無法進一步縮小，在金屬導線或導孔結構的尺寸精細度日益嚴格的要求下，半加成法亦有其限制，亦無法進一步滿足現今對構裝密度之需求。
因此，若能發展一種多層基板之導孔結構及其製造方法，導孔填充區域(VIA Land)係位於導孔內，能降低前述剝裂的可能性，且無須於前述製程之線路設計時，考量孔墊尺寸的誤差而能進一步縮小多層基板尺寸，從而使構裝密度增加，亦能應用於軟性多層基板，增加封裝基板之可靠度。
本發明之目的在於提供一種多層基板之導孔結構及其製造方法，應用於製作封裝基板、印刷電路板、軟式封裝基板及軟性電路板等領域，其孔墊(VIA Land)係位於導孔內，因此能縮小導孔距(接腳距)及金屬線距之尺寸，使基板構裝密度增加
本發明之另一目的在於提供一種多層基板之導孔結構及其製造方法，能應用於軟性、可繞曲多層基板及軟性電路板之折曲區域，能增加多層基板之可靠度。
本發明多層基板之導孔結構包括一第一金屬層、一介電層、一第二金屬層。第一金屬層具有一上表面。介電層披覆於第一金屬層上，於第一金屬層上表面之位置開設一導孔，該導孔具有一斜孔壁，斜孔壁具有上端緣。第二金屬層形成於導孔內作為一孔墊，與上表面及斜孔壁接合，形成之接合面具有上緣，接合面上緣係低於斜孔壁之上端緣。或者，可同時形成第二金屬層於介電層上作為一金屬導線並與該孔墊接合形成一電性連接。前述第二金屬層係以金屬剝離製程(Metal Lift-Off) 形成於前述導孔內及介電層上。
本發明同時亦提供多層基板之導孔結構的製造方法，包含下列步驟：形成一第一金屬層，具有一上表面；形成一介電層，披覆於該第一金屬層上；於該第一金屬層之該上表面之位置開設一導孔，使該導孔具有一斜孔壁，該斜孔壁具有上端緣；對該介電層表面及該第一金屬層之該上表面塗佈至少一光阻層；對該光阻層進行曝光；去除位於該導孔內之該光阻層；於該導孔內及該介電層表面之該光阻層上形成一第二金屬層，使形成於該導孔內之該第二金屬層，與該上表面及該斜孔壁接合；以及移除該介電層表面之該光阻層及該光阻層上形成之該第二金屬層。
值得一提的是，本發明之導孔結構及其製造方法不僅能用於封裝基板，更可應用於製作印刷電路板軟性電路板或軟性封裝基板之技術領域。
請參考第5圖，係表示本發明多層基板之導孔結構第一實施例之說明圖。於第5圖中，係僅顯示有關本發明多層基板之導孔結構之部分，詳述如下：一第一金屬層502，其具有一上表面504。一介電層506，披覆於第一金屬層502上。於上表面504之位置對介電層506開設一導孔508，導孔508具有一斜孔壁510，斜孔壁510具 有上端緣510-2。一第二金屬層形成於導孔508內作為孔墊512。孔墊512與上表面504及斜孔壁510接合，形成之接合面具有上緣530。並且孔墊512與斜孔壁510接合面之上緣530係低於斜孔壁510之上端緣510-2。並且，孔墊512尺寸亦較介電層506之上端緣510-2為小並位於其內部。
第一金屬層502及孔墊512(第二金屬層)之材質均可為銅。介電層506之材質則較佳為聚醯亞胺(PI,polyimide)，可以塗佈方式披覆形成於第一金屬層502。第二金屬層係以金屬剝離製程(Metal Lift-Off)形成於導孔508內(於後詳述)。由於本發明多層基板之導孔結構的孔墊512(VIA Land)係位於導孔508內，無需如習知技術，因光阻層的尺寸無法精確地決定孔墊尺寸(VIA Land size)，導致線路設計時，孔墊尺寸(VIA Land size)需要考量此製程誤差，而需大於導孔尺寸(VIA diameter)。因此相較於習知技術，能更進一步使多層基板的導孔距(接腳距)及金屬線距之尺寸縮小，提高多層基板之構裝密度。
並且，依據本發明以金屬剝離製程(Metal Lift-Off)，形成孔墊512於導孔508內，使孔墊512對第一金屬層502以及介電層506之斜孔壁510均有良好之附著性。再者，為使本發明多層基板之導孔結構中，孔墊512對第一金屬層502以及介電層506之斜孔壁510間具有較圓滑之接合，而能在多層基板折曲時，導孔結構具有良好之延展性。根據發明者之多次測試驗證，第一金屬層502之上表面504與斜孔壁510間，即斜孔壁510之下端緣510-4處形成之銳夾角θ以小於75°為佳。是以，即便應用於軟性、可繞曲的軟性電路板或封裝基板之折曲區域。本發明之導孔結構在多次折曲後依然維持原有之導孔結構完整，不會發生剝裂，依然維持第一金屬層502、孔墊512間 之良好電性連接，提高多層基板之可靠度。
有關本發明利用金屬剝離製程(Metal Lift-Off)，製作多層基板之導孔結構的方法詳述如下：形成一第一金屬層502；形成一介電層506，披覆於第一金屬層502上；於第一金屬層502的上表面504之位置開設一導孔508，使導孔508具有一斜孔壁510；對介電層506表面及上表面504塗佈至少一光阻層520；對光阻層520進行曝光；去除位於導孔508內之光阻層520(圖中未顯示)，例如：選用負型光阻，使用顯影劑(Developer)去除光阻層520，則如第5圖中所示，光阻層520上端緣532開孔的面積可控制為小於斜孔壁510上端緣510-2之面積而大於下端緣510-4之面積；於導孔508內形成孔墊512及介電層506表面之光阻層520上形成一第二金屬層512a，使形成於導孔508內之孔墊512，與上表面504及斜孔壁510接合；以及移除介電層506表面之光阻層520及光阻層520上形成之第二金屬層512a。
至此，即完成本發明多層基板之導孔結構。值得注意的是，於本發明中，形成於導孔508內之第二金屬層係用以作為一孔墊512。並且於去除位於導孔508內光阻層520之步驟中，可同時去除於介電層506上一預定位置之光阻層520，如第6圖所示，形成於預定位置之第二金屬層係作為一金屬導線514，與孔墊512接合形成一電性連接。於本發明領域中，光阻層520多係利用一光罩以微影製程所定義，而光阻層開孔的上端緣532即為利用光罩以精確度極高的微影製程所轉印而形 成。是以，本發明相較於習知技術最大的優點是：孔墊512的形狀及面積係由位於介電層506表面之光阻層520開孔的上端緣532所定義，非常接近光罩的尺寸，即原本電路設計時理想的尺寸。亦即無利用習知技術蝕刻法及半加成法，導致無法以光阻層精確地定義孔墊尺寸(VIA Land size)的缺點。在金屬導線或導孔結構的尺寸精細度要求日益嚴格的當下及未來，本發明均能滿足更進一步的要求。
以現今Fine-pitch類產品相關業界中，預期能實現達成的導孔深度(VIA depth)約為40μm，導孔尺寸(VIA diameter)約為40~60μm，而孔墊尺寸(VIA Land size)極限則約為70μm。而利用本發明能實現達成最小的導孔深度(VIA depth)僅約3μm，導孔尺寸(VIA diameter)僅約5μm，而孔墊尺寸(VIA Land size)極限則僅約7μm。
請連同第7圖一併參考第6圖。第6圖係表示本發明多層基板之導孔結構第二實施例之說明圖。第7圖係表示本發明第二實施例的多層基板之導孔結構的俯視圖。於第6圖中，亦僅顯示有關本發明多層基板之導孔結構的部分，詳述如下：一第一金屬層502，其具有一上表面504。一介電層506，披覆於第一金屬層502上。於上表面504之位置對介電層506開設一導孔508，導孔508具有一斜孔壁510。一第二金屬層，形成於導孔508內作為一孔墊512，以及於介電層506上作為一金屬導線514，孔墊512係與上表面504及斜孔壁510接合，形成之接合面具有上緣530，並且接合面上緣530係低於斜孔壁510之上端緣510-2，即孔墊512尺寸較介電層506之上端緣510-2為小並位於其內部。
與本發明之第一實施例不同的是，於第二實施例中，去除 位於導孔508內之光阻層520(圖中未顯示)的同時，亦可去除介電層506上例如：一定義金屬導線514的預定位置(例如：線形溝，圖中未顯示)中之光阻層520。接著，同時於導孔508內及於預定位置形成第二金屬層分別作為孔墊512及金屬導線514。或者，亦可以不同製程步驟，分別於導孔508內及於預定位置形成不同之金屬層，作為孔墊512及金屬導線514，但仍相互連接以實現相異層間之電性連接。如同第一實施例，孔墊512對第一金屬層502以及介電層506之斜孔壁510間具有較圓滑之接合，並且孔墊512及金屬導線514間之連接亦較圓滑，另外，金屬導線514位於導孔上端緣510-2的位置亦圓滑，而能在多層基板折曲時，具有良好之延展性。根據發明者之多次測試驗證，該第一金屬層502之上表面504與斜孔壁510間，即斜孔壁510之下端緣510-4處形成之銳夾角θ以小於75°為佳。
如第7圖所示，一般而言，孔墊512與金屬導線514間係定義虛線516作為分界。本發明多層基板之導孔結構中，孔墊512(VIA Land)係位於導孔508(VIA)內，即小於導孔508之上端緣510-2，大於下端緣510-4。是以，本發明之孔墊尺寸(VIA Land size)能小於導孔尺寸(VIA diameter)，無須於習知技術製程線路設計時，考量孔墊尺寸的誤差。同時又與金屬導線514間具有良好的接合，能降低習知技術之導孔結構剝裂的可能性。因此能更進一步縮小多層基板尺寸，並且使多層基板之構裝密度增加。應用於現今運用廣泛的軟性電路板及軟性封裝基板，更可增加基板之可靠度。
雖然本發明已就較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本 發明之精神和範圍內，當可作各種之變更和潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、202、302、402‧‧‧金屬層
104、204、304、404‧‧‧介電層
106、206、306、406‧‧‧導孔
108、308‧‧‧金屬層
110、112、212、312、412‧‧‧連接處
310、410‧‧‧光阻層
314、414‧‧‧虛線
407‧‧‧晶種金屬
502‧‧‧第一金屬層
504‧‧‧上表面
506‧‧‧介電層
508‧‧‧導孔
510‧‧‧斜孔壁
510-2‧‧‧上端緣
510-4‧‧‧下端緣
512‧‧‧孔墊
512a‧‧‧第二金屬層
514‧‧‧金屬導線
516‧‧‧孔墊與金屬導線之分界
520‧‧‧光阻層
530‧‧‧接合面之上緣
532‧‧‧光阻層之上端緣
θ‧‧‧銳夾角
A‧‧‧孔墊尺寸
B‧‧‧導孔尺寸
C‧‧‧導孔深度
第1圖係表示習知技術一導孔結構之示意圖。
第2圖係表示習知技術另一導孔結構之示意圖。
第3A及3B圖係表示習知技術蝕刻法製作導孔結構之示意圖。
第4A至4C圖係表示習知技術半加成法(semi-additive process)製作導孔結構之示意圖。
第5圖係表示本發明多層基板之導孔結構第一實施例之說明圖。
第6圖係表示本發明多層基板之導孔結構第二實施例之說明圖。
第7圖係表示本發明第二實施例的多層基板之導孔結構的俯視圖。
502‧‧‧第一金屬層
504‧‧‧上表面
506‧‧‧介電層
508‧‧‧導孔
510‧‧‧斜孔壁
510-2‧‧‧上端緣
510-4‧‧‧下端緣
512‧‧‧孔墊
512a‧‧‧第二金屬層
514‧‧‧金屬導線
516‧‧‧孔墊與金屬導線之分界
520‧‧‧光阻層
530‧‧‧接合面之上緣
532‧‧‧光阻層之上端緣
θ‧‧‧銳夾角

Claims (26)

  1. 一種多層基板之導孔結構，包括：一第一金屬層，具有一上表面；一介電層，披覆於該第一金屬層上，於該上表面之位置開設一導孔，該導孔具有一斜孔壁，該斜孔壁具有上端緣；以及一第二金屬層，形成於該導孔內，與該上表面及該斜孔壁接合，形成之接合面具有上緣，該接合面之該上緣係低於該斜孔壁之該上端緣。
  2. 如申請專利範圍第1項所述之導孔結構，其中該斜孔壁之下端緣面積小於該上端緣之面積。
  3. 如申請專利範圍第1項所述之導孔結構，其中該第一金屬層之該上表面與該斜孔壁間形成之銳夾角小於75°。
  4. 如申請專利範圍第1項所述之導孔結構，其中該多層基板係為軟性多層基板。
  5. 如申請專利範圍第1項所述之導孔結構，其中該第一金屬層之材質係為銅。
  6. 如申請專利範圍第1項所述之導孔結構，其中該第二金屬層之材質係為銅。
  7. 如申請專利範圍第1項所述之導孔結構，其中該介電層之材質係為聚醯亞胺。
  8. 如申請專利範圍第1項所述之導孔結構，其中該第二金屬層係以金屬剝離製程(Metal Lift-Off)形成於該導孔內。
  9. 一種多層基板之導孔結構，包括：一第一金屬層，具有一上表面；一介電層，披覆於該第一金屬層上，於該上表面之位置開設一導孔，該導孔具有一斜孔壁，該斜孔壁具有上端緣；以及 一第二金屬層，形成於該導孔內作為一孔墊，以及於該介電層上作為一金屬導線，作為該孔墊之該第二金屬層係與該上表面及該斜孔壁接合，形成之接合面具有上緣，該接合面之該上緣係低於該斜孔壁之該上端緣。
  10. 如申請專利範圍第9項所述之導孔結構，其中該斜孔壁之下端緣面積小於該上端緣之面積。
  11. 如申請專利範圍第9項所述之導孔結構，其中該第一金屬層之該上表面與該斜孔壁間形成之銳夾角小於75°。
  12. 如申請專利範圍第9項所述之導孔結構，其中該多層基板係為軟性多層基板。
  13. 如申請專利範圍第9項所述之導孔結構，其中該第一金屬層之材質係為銅。
  14. 如申請專利範圍第9項所述之導孔結構，其中該第二金屬層之材質係為銅。
  15. 如申請專利範圍第9項所述之導孔結構，其中該介電層之材質係為聚醯亞胺。
  16. 如申請專利範圍第9項所述之導孔結構，其中該第二金屬層係以金屬剝離製程(Metal Lift-Off)形成於該導孔內及該介電層上。
  17. 一種製作多層基板之導孔結構的方法，包括：形成一第一金屬層，具有一上表面；形成一介電層，披覆於該第一金屬層上；於該第一金屬層之該上表面開設一導孔，使該導孔具有一斜孔壁，該斜孔壁具有上端緣；對該介電層表面及該上表面塗佈至少一光阻層；對該光阻層進行曝光； 去除位於該導孔內之該光阻層；於該導孔內及該介電層表面之該光阻層上形成一第二金屬層，使形成於該導孔內之該第二金屬層，與該上表面及該斜孔壁接合，形成之接合面具有上緣；以及移除該介電層表面之該光阻層及該光阻層上形成之該第二金屬層。
  18. 如申請專利範圍第17項所述之方法，其中形成於該導孔內之該第二金屬層的形狀及面積係由位於該介電層表面之該光阻層開孔的上端緣所定義。
  19. 如申請專利範圍第17項所述之方法，其中該斜孔壁之下端緣面積小於該上端緣之面積。
  20. 如申請專利範圍第17項所述之方法，其中該第一金屬層之該上表面與該斜孔壁間形成之銳夾角小於75°。
  21. 如申請專利範圍第17項所述之方法，其中該介電層表面之該光阻層上端緣的開孔面積係介於該斜孔壁之該上端緣面積及該斜孔壁之下端緣面積之間。
  22. 如申請專利範圍第17項所述之方法，於去除位於該導孔內該光阻層之步驟中，同時去除於該介電層上一預定位置之該光阻層，形成於該導孔內之該第二金屬層係作為一孔墊，形成於該預定位置之該第二金屬層係作為一金屬導線。
  23. 如申請專利範圍第17項所述之方法，其中該第一金屬層之材質係為銅。
  24. 如申請專利範圍第17項所述之方法，其中該第二金屬層之材質係為銅。
  25. 如申請專利範圍第17項所述之方法，其中該介電層之材質係為聚醯亞胺。
  26. 一種多層基板之導孔結構，包括：一第一金屬層，具有一上表面；一介電層，披覆於該第一金屬層上，於該上表面之位置開設一導孔，該導孔具有一斜孔壁，該斜孔壁具有上端緣；以及一第二金屬層，形成於該導孔內及該介電層上，形成於該介電層上之該第二金屬層作為一金屬導線，形成於該導孔內之該第二金屬層係作為一孔墊，該孔墊與該上表面及該斜孔壁接合，形成之接合面具有上緣，該接合面之該上緣係低於該斜孔壁之該上端緣。
TW97142237A 2008-10-31 2008-10-31 多層基板之導孔結構及其製造方法 TWI468093B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW97142237A TWI468093B (zh) 2008-10-31 2008-10-31 多層基板之導孔結構及其製造方法
US12/582,647 US9107315B2 (en) 2008-10-31 2009-10-20 Via structure in multi-layer substrate
US13/345,705 US20120107745A1 (en) 2008-10-31 2012-01-07 Via structure in multi-layer substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW97142237A TWI468093B (zh) 2008-10-31 2008-10-31 多層基板之導孔結構及其製造方法

Publications (2)

Publication Number Publication Date
TW201018342A TW201018342A (en) 2010-05-01
TWI468093B true TWI468093B (zh) 2015-01-01

Family

ID=42130041

Family Applications (1)

Application Number Title Priority Date Filing Date
TW97142237A TWI468093B (zh) 2008-10-31 2008-10-31 多層基板之導孔結構及其製造方法

Country Status (2)

Country Link
US (2) US9107315B2 (zh)
TW (1) TWI468093B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990588B1 (ko) * 2008-05-27 2010-10-29 삼성전기주식회사 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법
CN106658977B (zh) * 2015-10-29 2019-11-12 碁鼎科技秦皇岛有限公司 电路板的线路制作方法及利用该方法制作的电路板
US20180342473A1 (en) * 2017-05-25 2018-11-29 Advanced Semiconductor Engineering, Inc. Via structure, substrate structure including the same, and method for manufacturing the same
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257273B (en) * 2004-01-23 2006-06-21 Casio Micronics Co Ltd Printed circuit board, method and apparatus for fabricating the same, wiring circuit pattern, and printed wiring board
TWI328992B (zh) * 2005-03-24 2010-08-11 Ibiden Co Ltd

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318697A (ja) 1986-07-11 1988-01-26 日本電気株式会社 多層配線基板
US4827326A (en) * 1987-11-02 1989-05-02 Motorola, Inc. Integrated circuit having polyimide/metal passivation layer and method of manufacture using metal lift-off
JPH01211947A (ja) 1988-02-18 1989-08-25 Fujitsu Ltd 半導体装置の製造方法
US4933303A (en) * 1989-07-25 1990-06-12 Standard Microsystems Corporation Method of making self-aligned tungsten interconnection in an integrated circuit
US5338975A (en) * 1990-07-02 1994-08-16 General Electric Company High density interconnect structure including a spacer structure and a gap
KR960001176B1 (ko) * 1992-12-02 1996-01-19 현대전자산업주식회사 반도체 접속장치 및 그 제조방법
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5477086A (en) * 1993-04-30 1995-12-19 Lsi Logic Corporation Shaped, self-aligning micro-bump structures
US5320981A (en) * 1993-08-10 1994-06-14 Micron Semiconductor, Inc. High accuracy via formation for semiconductor devices
US5510580A (en) * 1993-12-07 1996-04-23 International Business Machines Corporation Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern
JPH0837233A (ja) * 1994-07-22 1996-02-06 Rohm Co Ltd 半導体装置の製造方法
US5826330A (en) * 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
JPH09283624A (ja) 1996-04-18 1997-10-31 Sony Corp 半導体装置の製造方法
JP3385604B2 (ja) * 1996-05-08 2003-03-10 ソニー株式会社 はんだバンプの形成方法
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
SE511377C2 (sv) 1996-12-19 1999-09-20 Ericsson Telefon Ab L M Viaanordning
US6143649A (en) * 1998-02-05 2000-11-07 Micron Technology, Inc. Method for making semiconductor devices having gradual slope contacts
US6400018B2 (en) * 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
JP2001007468A (ja) * 1999-06-24 2001-01-12 Nec Kansai Ltd 配線基板，多層配線基板およびその製造方法
US6548224B1 (en) * 2000-03-07 2003-04-15 Kulicke & Soffa Holdings, Inc. Wiring substrate features having controlled sidewall profiles
JP2002261423A (ja) 2001-03-05 2002-09-13 Murata Mfg Co Ltd 配線形成方法及びそれを用いて製造した電子部品
JPWO2002089161A1 (ja) * 2001-04-27 2004-08-19 松下電器産業株式会社 コンデンサおよびその製造方法
JP2002353160A (ja) 2001-05-28 2002-12-06 Murata Mfg Co Ltd 回路基板及びその製造方法
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2005072168A (ja) * 2003-08-22 2005-03-17 Nitto Denko Corp 両面配線回路基板およびその製造方法
JP2005085961A (ja) 2003-09-08 2005-03-31 Suntek Compound Semiconductor Co 電界効果型トランジスタのゲート構造の形成方法
JP4604641B2 (ja) 2004-10-18 2011-01-05 株式会社デンソー 半導体装置
TWI264257B (en) 2004-11-24 2006-10-11 Via Tech Inc Signal transmission structure and circuit substrate thereof
JP5021473B2 (ja) * 2005-06-30 2012-09-05 イビデン株式会社 プリント配線板の製造方法
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
JP2007059586A (ja) * 2005-08-24 2007-03-08 Fujikura Ltd 回路配線基板及びその製造方法
US8119918B2 (en) * 2005-09-14 2012-02-21 Nec Corporation Printed circuit board and semiconductor package
US7957154B2 (en) * 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
JP2007220803A (ja) * 2006-02-15 2007-08-30 Shinko Electric Ind Co Ltd 多層配線基板及びその接続方法
TWI466779B (zh) * 2006-12-27 2015-01-01 Hitachi Chemical Co Ltd Gravure and use of its substrate with a conductive layer pattern
JP4331769B2 (ja) * 2007-02-28 2009-09-16 Ｔｄｋ株式会社 配線構造及びその形成方法並びにプリント配線板
US8710402B2 (en) * 2007-06-01 2014-04-29 Electro Scientific Industries, Inc. Method of and apparatus for laser drilling holes with improved taper
KR101551898B1 (ko) * 2007-10-05 2015-09-09 신꼬오덴기 고교 가부시키가이샤 배선 기판, 반도체 장치 및 이들의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257273B (en) * 2004-01-23 2006-06-21 Casio Micronics Co Ltd Printed circuit board, method and apparatus for fabricating the same, wiring circuit pattern, and printed wiring board
TWI328992B (zh) * 2005-03-24 2010-08-11 Ibiden Co Ltd

Also Published As

Publication number Publication date
TW201018342A (en) 2010-05-01
US20100108363A1 (en) 2010-05-06
US20120107745A1 (en) 2012-05-03
US9107315B2 (en) 2015-08-11

Similar Documents

Publication Publication Date Title
US8119516B2 (en) Bump structure formed from using removable mandrel
US9455219B2 (en) Wiring substrate and method of manufacturing the same
TWI449480B (zh) 多層配線基板
TWI425896B (zh) 具有內埋式導電線路之電路板及其製造方法
US8227711B2 (en) Coreless packaging substrate and method for fabricating the same
TWI475938B (zh) 多層配線板及其製造方法
JP5101451B2 (ja) 配線基板及びその製造方法
TWI525769B (zh) 封裝基板及其製法
KR20040076164A (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
TWI530238B (zh) 晶片封裝基板及其製作方法
US10129980B2 (en) Circuit board and electronic component device
TWI397358B (zh) 打線基板及其製作方法
TWI468093B (zh) 多層基板之導孔結構及其製造方法
JP5600808B2 (ja) 多層ビア積層構造
TWI671864B (zh) 半導體封裝基板及其製造方法
US8186043B2 (en) Method of manufacturing a circuit board
KR101209553B1 (ko) 다층기판의 비아 홀 구조 및 그 제조방법
US8895868B2 (en) Wiring substrate
JP2007214568A (ja) 回路基板構造
TWI644368B (zh) 封裝基板及其製作方法、封裝結構
KR101044106B1 (ko) 랜드리스 인쇄회로기판 및 그 제조방법
KR20030086221A (ko) 인쇄회로기판 회로패턴의 전기적 연결체의 제조방법
JP2003068803A (ja) 半導体装置用テープキャリアおよびそれを用いた半導体装置
TWI626871B (zh) Circuit board manufacturing method
JP2008124107A (ja) 配線基板、半導体部品及び配線基板の製造方法