SE511377C2 - Viaanordning - Google Patents

Viaanordning

Info

Publication number
SE511377C2
SE511377C2 SE9604688A SE9604688A SE511377C2 SE 511377 C2 SE511377 C2 SE 511377C2 SE 9604688 A SE9604688 A SE 9604688A SE 9604688 A SE9604688 A SE 9604688A SE 511377 C2 SE511377 C2 SE 511377C2
Authority
SE
Sweden
Prior art keywords
substrate
layer
opening
conductor path
hole
Prior art date
Application number
SE9604688A
Other languages
English (en)
Other versions
SE9604688L (sv
SE9604688D0 (sv
Inventor
Hjalmar Hesselbom
Peter Bodoe
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE9604688A priority Critical patent/SE511377C2/sv
Publication of SE9604688D0 publication Critical patent/SE9604688D0/sv
Priority to TW086100962A priority patent/TW347644B/zh
Priority to CA002275435A priority patent/CA2275435A1/en
Priority to CNB971818711A priority patent/CN1146043C/zh
Priority to AU55059/98A priority patent/AU5505998A/en
Priority to US08/994,937 priority patent/US6091027A/en
Priority to JP52763398A priority patent/JP2001506416A/ja
Priority to PCT/SE1997/002188 priority patent/WO1998027588A1/en
Priority to KR10-1999-7005627A priority patent/KR100411870B1/ko
Priority to EP97951410A priority patent/EP0950262A1/en
Publication of SE9604688L publication Critical patent/SE9604688L/sv
Publication of SE511377C2 publication Critical patent/SE511377C2/sv

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09645Patterning on via walls; Plural lands around one hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09809Coaxial layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

"w “ni :i ni| 511 377 ristísk impedans.
Det är emellertid till exempel mycket svårt att åstadkomma koaxiella viaanordningar, som är mycket längre än de är breda. Till exempel är ett typiskt avstånd mellan två parallella elekt- riska ledare på samma sida av en flerchípsmodul (MCM) 50 - 75 pm, medan substratets tjock- s lek är mellan 1/2 och 1 mm. För att inte behöva breda ut transmissionsledningarna solfiåderfor- migt vid en via, som används för en signalbuss innefattande flera parallella elektriska lednings- banor, skulle koaxiella anordningar med en yttre diameter av ungefär 20 pm och en längd av 0,5 mm erfordras, dvs anordningar med ett förhållande hos sin längd till sin tjocklek av 2521, vilket i praktiken kan vara mycket svårt att uppnå. w Antag till exempel, att en koaxiell anordning har ett yttre mått, dvs diametern hos den skärmade metallens yttre sida, av 25 pm och att en karakteristisk impedans av 50 ohm erford- ras. Antag också, att tjockleken hos den skärmande metallen är 3 pm. Detta resulterar i en yttre diameter hos isolatorn av 19 pm. Antag vidare, att den relativa dielektricitetskonstanten hos isolatorn är lika med 3, vilket enligt ekvationen ts ZO = 59,97 * SqrtÜ/er) * 1n(R/1') där e, är isolatorns relativa dielektricitetskonstant, R och r är yttre respektive inre diametrar hos isolatom, resulterar i att den inre ledarens diameter är 4,5 pm för 50 ohm. För att täcka väg- garna hos 25 pm hålet ungefárligen likforrnigt med skârmande metall, erfordras någon typ av deponering från ångfas eller vätskefas för ett längd-till-diameterförhållande av ungefär 26 i zo detta fall, eftersom förângning eller liknande förfaranden inte ger en tillfredsställande likfor- mighet hos det framställda skiktet. För metaller med hög ledningsförmåga kan en första depo- nering erhållas från en ej elektrisk plätering, som kan ge ett mycket likformigt men förmodli- gen tunnare sldkt.
Detta skikt kan göras tjockare medelst elektrolytisk plätering, men det kommer att bli svårt zs att bibehålla en likformig tjocklek, beroende på transport- och strömbegränsningar. Tämligen likformiga skikt kan erhållas ur volfram (W) direkt ur ångfas. Emellertid har metallen W rela- tivt hög elektrisk resistivitet och kan vara olämplig som skärmningsmaterial.
Det bör emellertid vara möjligt att relativt likformigt deponera, direkt ur ångfas, en isolator av polymerrnaterialet "Pyraline", och eftersom när detta material deponeras deponeringen görs aoenkelskikt för enkelskikt, bör det vara möjligt att erhålla likformiga deponeringar också vid längd-till-diameterförhållanden av omkring 20, såsom i detta fall.
Det svåraste problemet är förknippat med att framställa den inre centrala ledaren. En diame- ter av 4,5 pm resulterar i ett långd/diameterförhållande av lll enligt diskussionen ovan, vilket i sin tur resulterar i, att förmodligen varje slag av deponeringsförfarande, som används för att as framställa en sådan mycket tunn plugg, kommer att lida av någon form av transportbegräns- ning, vilket resulterar i en stor risk för att det genomgående hålets ändar tillsluts innan ett tillräckligt tjockt metallslcikt har kunnat deponeras på de inre delarna av hålets väggar. 511377 REDoGöRELsE FÖR UPPFINNINGEN Det är ett ändamål med uppfinningen att anvisa en viaanordning, som övervinner de pro- blem med att utforma en viaanordning för en buss med transmissionsledningar eller andra tätt packade ledare, vilka är förknippade med koaxiella viaanordningar. s Det är i synnerhet ett ändamål med uppfmningen att anvisa en viaanordning, som innefattar elektriska ledare, vilka kan göras impedansanpassade över nästan hela sin längd, varvid små delar, vilka inte är impedansanpassade, inte stör högfrekvenssignaler, vilka sänds genom viale- dama.
Det är ytterligare ett ändamål med uppfinningen att anvisa en viaanordning, som erfordrar w litet plats på substratet.
Det är ytterligare ett ändamål med uppfinningen att anvisa en viaanordning, som medger att tätt packade ledningsbanor kopplas till liknande ledningsbanor på en motstående yta av ett sub- strat, varvid viaanordningen bildar fortsättningar av ledarbanorna och fortsättningama sträcker sig väsentligen rakt framåt från ledama eller så att de är belägna i väsentligen samma plan vin- 15 kelrätt mot en substratyta, på vilken ledarna är belägna.
Det är ett ytterligare ändamål med uppfinningen att anvisa en viaanordning innefattande vialedare, vilka förbinder tätt packade, parallella ledningsbanor med liknande ledningsbanor på en motsatt yta av ett substrat, varvid vialedama har samma avstånd från varandra som de tätt packade ledama, sett i samma riktning som För ledama. :o Det är vidare ett ändamål med uppfinningen att anvisa ett förfarande för tillverkning av viaanordningar, som medger att vialedningarna är impedansanpassade över nästan hela sin längd och att vialedama placeras med samma täta packning som vanliga elektriska ledare i en bussanordning.
Detta ändamål uppnås med viaanordning, som inte utnyttjar en koaxiell anordning för att zs åstadkomma en impedansanpassad via. I stället bildas vian, genom att ett substrat etsas från sin övre yta för att erhålla ett genomgående hål, som har lutande sidoväggar, vilka sålunda sluttar nedåt från den övre ytan. En transmissionsledning eller en buss av transmissionsledningar fortsätter då från en yta på substratet tillmotstående yta längs de sluttande sidoväggama hos det etsade hålet, med hjälp av en mönstrad ledare eller mönstrade ledare placerade på dessa. De aopartier av de elektriska ledama hos viaanordningen, som finns på dessa lutande sidoväggar, görs impedansanpassade med hjälp av ett lager av ett lämpligt dielektriskt skikt, som är placerat direkt under ledarna, vilka bildar transmissionsledningama, och med hjälp av ett jordplan, vilket är beläget mellan det dielektriska skiktet och substratet. Vid bottnen av det genomgående hålet finns korta, ej impedansanpassade elektriska ledare, som förbinder transmissionsledningar- as na på en lutande sidovägg med transmissionsledningar på substratets undre yta.
Bottnen i det genomgående hålet kan tillslutas av en tunnfilmsstruktur, som sträcker sig över substratets undre yta och innefattar transmissionsledningarna på substratets undre yta. Då kom- mer de korta, ej impedansanpassade partierna av vialedarna att ha en längd, som motsvarar väsentligen de skikt, vilka erfordras för att göra dessa transmissionsledningar på den undre ytan 40 impedansanpassade, t ex motsvarande summan av tjockleken hos ett jordplan eller ett jordplan lllil “ m' ' W" du .Jmmij i .in -f tatnalln i šmj il iflhlln I |j~ Jšm I iiilišl 511 377 4 och ett dielektriskt skikt. Tjockleken hos skikten i en tunnfilm är av storleksordningen 2 - 10 pm och därför kan signaler med mycket höga frekvenser fortplantas genom de ej im san- passade partiema hos vialedarna utan att märkbart beröras.
Sålunda har allmänt uttryckt en viaanordning elektriska ledarbanor eller elektriska trans- s missionsledningar på var och en av två motstående ytor, en övre ledarbana på en övre yta, som bildar en övre transmissionsledning, och en undre ledningsbana på en undre yta hos substratet, som bildar en undre transmissionsledning. Substratet kan tex vara en viaplatta, som används i en tredimensionell flerchipsmodul för att elektriskt förbinda olika nivåer hos eller olika staplade substrat hos modulen mal varandra eller vara ett av substraten i en tredimensionell flerchips- w modul, som har elektriska ledare i flera parallella plan och särskilt på de övre och undre ytoma och som kan uppbära elektroniska komponenter, vilka år förbundna med varandra med hjälp av ledarna. Särskilt kan substratet vara av monokristallint kisel, såsom en kiselplatta.
Ett genomgående hål i substratet utförs, så att det får sidoväggar, som sänker sig ned från en övre öppning vid den övre ytan ned till en bottenöppning vid substratets undre yta. För ett 15 monokristallint Si-substrat kan hålet tillverkas med hjälp av anisotrop etsning, så att sidovåg- garna får en vinkel av 54,74° i förhållande till substratets ytor. En dielektrisk ñlm täcker den undre ytan, mot vilken det genomgående hålet sluttar, så att den undre ledarbanan är belägen på den undre ytan eller bottenytan av ñlmen. Ett första hål ñnns i den dielektriska filmen vid slutet av den undre ledarbanan från filmens undre yta och slutar på en plats inuti det genom- 20 gående hålets undre öppning. En elektrisk ledarbana startar vid den övre ledarbanan och sträc- ker sig längs en sidovägg nedåt till den undre öppningen fram till den första öppningen. Elekt- riskt ledande material i öppningen bildar en via, som elektriskt förbinder ledarbanan på sido- väggen och den undre ledarbanan med varandra.
Ledarbanan på sidovâggen kan göras impedansanpassad för att bilda en transmissionsledning zs för högfrekvens genom att anbringa lårnpliga skikt av material på den sidovägg, på vilken ledarbanan är anordnad. Sålunda år ett f"rsta skikt av dielektriskt material beläget på sidovåg- garna och under ledarna på sidoväggarna. Ett första elektriskt ledande skikt är beläget direkt under det första skiktet av dielektriskt material och är avsett att förbindas med signaljord. Det dielektriska materialet och tjockleken hos det första skiktet kan då väljas för att göra ledarbanan ao på sidovåggen impedansanpassad. Även den undre ledarbanan kan göras impedansanpassad genom att anordna ett andra elekt- riskt ledande slcikt mellan den dielektriska filmen och substratets undre yta, vilket år avsett att förbindas med signaljord. Då är ett andra skikt av dielektriskt material placerat mellan det andra elektriskt ledande skiktet och substratets undre yta. För att förbinda de två jordskikten as med varandra görs en andra öppning i det andra skiktet av dielektriskt material, så att den slutar inuti det genomgående hålet. Ett elektriskt ledande material i denna öppning bildar en via, som dielektriskt förbinder de första och andra elektriskt ledande slcikten med varandra.
KORT FIGURBESKRIVNING Föreliggande uppfinning skall nu beskrivas i detalj med hjälp av ej begränsande utförings- -w former med hänvisning till de bifogade ritningarna, i vilka: 511 377 5 Fig. la är en tvärsektion av en viaanordning, Fig. lb är en vy uppifrån av den i fig. la visade viaanordningen, varvid vyn i fig. la år tagen längs linjen Ia-Ia i fig. lb, Fig. lc är en tvärsektion av en viaanordning enligt fig. la med ett ytterligare skikt för s elektrisk isolering av ett jordsldkt, Fig. ld är en tvärsektion av en viaanordning enligt fig. la med ytterligare yttre skyddspoly- merskikt, Fig. 2a är en tvärsektion av en alternativ utformning av en viaanordning, som medger tätt belägna transmissionsledningar, 1o Fig. 2b är en vy uppifrån av den i fig. 2a visade viaanordningen, varvid vyn i fig. 2a är tagen längs linjen Ha-Hai fig. 2b, Fig. 3 är en tvärsektion av en viaanordning, som är väsentligen utförd liksom den i fig. la men med en förbindning av jordplan med varandra, vilka är belägna på övre och undre ytor, Fig. 4 är en schematisk perspektivvy av en viaanordning sedd snett framifrån, som medger vs transmissionsledningar i fyra vinkelräta riktningar, Fig. 5 är en tvärsektion av en kapselanordning av flerchipstyp, i vilken vioma i fig. la - 4 med fördel kan användas.
BESKRIVNING AV FÖREDRAGNA UTFÖRINGSFORMER I fig. la visas en tvärsektion av en viaanordning. Figuren visar en del av ett monokristallint zo Si-substrat 1, som har genometsats från sin övre yta till sin undre yta med hjälp av V-spårsets- ning eller anisotrop etsning för att bilda ett spår 3. Spåret 3 har ett avsmalnande utseende och är sålunda vidare och bredare vid substratets övre yta än vid substratets undre yta. För en lämplig orientering av V-spâret 3 i förhållande till substratets l kristallriktningar får det en rektangulär form sett uppifrån eller vinkelrätt mot planet för eller ytan hos substratet 1, såsom zs syns bättre i vyn uppifrån i fig. lb. Vid substratets 1 övre yta bildas sålunda en rektangulär öppning 5 och vid bottenytan en mindre rektangulär öppning 7, som är koncentrisk med den övre och likforrnig med denna. De fyra plana lutande sidoväggarna 8, 8' hos det genomgående hålet 3, som är V-spårsetsat, har en lutningsvinkel av 54,74° för Si-substrat l med < lO0>- ytorientering, såsom skall diskuteras nedan. ao Vid substratets 1 undre yta är en tunnfilmsstruktur 9 belägen innefattande ett elektriskt ledande jordplan ll, som är beläget mellan två skikt av ett dielektriskt eller elektriskt isole- rande material, ett inre, balcre eller övre skikt 13 och ett yttre eller främre, undre eller nedre skikt 15. Tunnfilmsstrukturen 9 sträcker sig väsentligen plant och oavbrutet under hålet 3 och överbryggar sålunda hålets undre öppning 7. Elektriska transmissionsledningar 17 är belägna på ss den fria ytan av det understa dielektriska sldktet 15 hos tunnfilmsstrukturen 9. Åtminstone på de långa sidoväggarna 8 hos det genomgående hålet 3, vilka är belägna mittför varandra, men företrädesvis också på de korta motstående sidoväggarna 8', och på den övre ytan av det etsade substratet l, har ett elektriskt ledande skikt 19 deponerats, vilket tjänar som jordplan och kan sträcka sig fram till den undre ytan hos V-spåret 3, på den övre eller ao balcre, inre ytan av tunnfilmsstrukturen 9, på den fria övre ytan av det inre dielektriska skiktet 'P I' r 11 ~ t .må 511 377 6 13 hos denna. Det elektriskt ledande sldktet 19 skall förbindas med signaljord, när viaanord- ningen används. Det elektriskt ledande skiktet 19 kan vara elektriskt isolerat från substratet 1 av ett elektriskt isolerande slcikt 21, se tvärsektionen i fig. lc, vilket är beläget direkt ovanpå substratets yta och direkt under det ledande jordskiktet 19 och sålunda sträcker sig över hela de slutande sidorna hos V-spåret 3 och över dettas undre yta, vilken utgörs av den bakre eller övre ytan hos tunnfilmsstrukturen 9.
Ovanpå det elektriskt ledande jordsldktet 19, är ett skikt 23 av dielektriskt material beläget, vilket sträcker sig över hela substratets l övre yta, över de lutande sidoväggarna hos spåret 3 och över dettas undre yta. Transmissionsledningar eller allmänt elektriska ledarbanor 25 sträc- w ker sig ovanpå det dielektriska skiktet 23. De kan till exempel, såsom visas i fig. lb, alla vara parallella med varandra med en lämplig delning i närheten av och inuti spåret 3 och sträcka sig allmänt vinkelrätt mot hålets 3 längdriktning och dettas sidoväggar 8. En sådan ledarbana 25 sträcker sig sålunda från substratets övre yta ned längs en lång sluttande sidovâgg 8 fram till den undre ytan hos spåret 3 för att sluta där, för att sluta ett litet stycke förbi den längsgående is mittlinjen 27 hos spårets 3 nedre öppning. Den kan också fortsätta vidare längs den motsatta sidoväggen 8 upp till substratets övre yta, som är belägen på denna sida om brunnen 3, men detta fall visas inte i figuren. Mittlinjen 27 sträcker sig i spårets 3 längsgående riktning, i pla- net för dettas undre öppning 7 och parallellt med dess långa sidoväggar 8.
I hålets 3 undre öppning 7 uppbärs sålunda transmissionsledningarna 25 av tunnñlmsstruk- zo turen 9 och det elektriskt isolerande skiktet 23. De är där med hjälp av vior 29 elektriskt för- bundna med transmissionsledningarna 17 på strukturens undre yta. Vioma 29 är vertikala eller vinkelräta, elektriskt ledande ledningar såsom pluggar eller rörformiga strukturer, vilka har bildats genom att deponera elektriskt ledande material över och in i de genomgående hålen, som är utförda i de dielektriska, elektriskt isolerande skikten. Viorna 29 passerar sålunda ge- zs nom tunnfilmsstrukturen 9 och det elektriskt isolerande skiktet 23 vid dettas områden, som är belägna vid bottnen 7 av spåret 3. I viaanordningen i fig. lc kommer då vioma 29 att sträcka sig också genom det ytterligare elektriska isolerande slciktet 21. Vioma 29 kan till exempel vara belägna längs mittlinjen 27, se fig. lb. Det övre jordskiktet 19 och jordskiktet ll hos tunn- filmsstrukturen 9 sträcker sig inte fram till området för viorna 29, dvs inte nära dessa, men har ao på lämpligt sätt utformade och på motsvarande sätt utformade öppningar, så att det inte finns någon risk för att de kommer i elektriskt kontakt med vioma 29. En sådan öppning kan ha samma form som den undre öppningen 7 i spåret 3 eller ha en form, som är likformig med denna öppning, och vara belägna koncentriskt och parallellt med denna och sålunda med spåret 3. as Pig. lb visar den täta packningen av transmissionsledningarna 25 på substratets övre yta och på de långa sidoväggarna 8 hos spåret 3 och det allmänt sett raka utseendet hos ledningarna 25, som inte erfordrar någon "solfiädersforrnig" utbredning av ledningama i närheten av eller vid hålets 3 sidoväggar, varvid detta gör viaanordningen mycket kompakt och får den att erfordra ringa plats på substratet 1. w För att transmissionsledningama 25 på substratets övre yta och i spåret 3 skall få sin impe- De översta och understa slcikten hos anordningarna i fig. la - lc kan skyddas av ytterligare w polymerskikt, se tvärsektionen i fig. ld. Ett skyddspolymerskikt 31 täcker då hela den undre 25 liknande dem i fig. la - ld. Då blir víorna 29 i detta fall t ex placerade längs två parallella zs linjer 37, som sträcker sig i spårets 33 längdriktningi dettas undre öppning 7. Sålunda slutar två motstående ledare 35 vid vior 29, av vilka en är placerad i en parallell linje 37 och den tet 13 hos tunnfilmsstrukturen. 40 I det undre jordskiktet 11 finns också öar 43 inuti öppningama i detta skikt, varvid öarnas 511 577 s n form tex är vasentligen rektangulär. Oarna 43 är belägna väl inuti öppningen, så att de är elektriskt isolerade från öppningens kanter och sålunda från resten av detta skikt 11. De är också placerade på lämpliga avstånd från varandra, så att de är elektriskt isolerade från var- andra. De elektriskt ledande öama 43 är elektriskt förbundna med hjälp av korta undre vior 45 s med motsvarande transmissionsledare 17 på den undre sidan av anordningen, varvid de korta vioma 45 passerar endast genom det yttre isolerande skiktet 15 hos tunnfilmsstrukturen 19. Öarna 43 är också elektriskt förbundna med hjälp av övre långa vior 47 med transmissionsled- ningarna 25 på den övre sidan av anordningen, som sträcker sig fram till bottnen hos spåret 3.
De övre viorna 47 sträcker sig sålunda genom det övre inre isolerande skiktet 13 hos tunnfilms- f 10 strukturen 19 och genom det dielektriska skiktet 23, som är beläget på den övre ytan av sub- stratet. Den elektriskt fórbindande funktionen hos en via 29 i anordningen i fig. la åstadkoms sålunda här av två vior 45 och 47, som är förbundna av en ö 43. '1 Om bredden wb hos den undre öppningen av spåret 7 är üllräcklig, kan elektriska ledningar för transmissionsledningar också anordnas på de lutande korta ändytorna 8' hos spåret 3. Bred- is den wb kan till och med ökas så mycket, att de undre och övre öppningama 7, 5 hos spåret är utformade som rektanglar med ett förhållande mellan längderna hos intilliggande sidor nåra 1:1, så att hålet 102 inte lätt kan benämnas ett "spår", varvid utföringsformernai ñg. la - 2b visar ett förhållande av omkring 4:1. En utföringsform av ett väsentligen kvadratiskt "spår" 3 visas i perspektivvyn i fig. 4. Transmissionsledningar 25 visas här placerade på två intilliggan- zo de sluttande sidoväggar.
Den ovan beskrivna anordningen kan vara belägen i en kretsplatta eller kiselplatta och då kan plattan fungera som en viaplatta, vilken förbinder den övre ytan hos ett undre substrat och den undre ytan hos ett substrat placerat ovanpå viaplattan med varandra. En sådan anordning år till exempel mycket användbar i en tredimensionell flerchipsmodul (MCM), när olika lager i en zs MCM än förbinds med varandra, se den samtidigt inlämnade svenska patentansökriingen "A packaging structure for integrated circuits" ("Packníngsanordning för integrerade kretsar").
Sålunda visas i fig. 5 en tvärsektion av en tredimensionell flerchipsmodul innefattande fyra » substrat 51, vilka uppbär integrerade kretsplattor 53 och viaplattor 55 på sina övre ytor. Posi- . i tioneringsbulor 57 på de övre ytorna av substraten 1 samverkar med kanter eller hörn hos de . =\ so integrerade kretsplattorna 53 och viaplattorna 55. Elektriskt fórbindande bulor för förbindning i av substratens l ytskikt med elektriskt ledande områden på de undre ytoma hos de olika krets- plattorna 53, 55 visas vid 59. Vidare visar fig. 5 inriktningen av en viaplatta 55 med ett sub- . strat 51, som är placerat ovanpå viaplattan 55. Inriktningen åstadkoms till exempel på det sätt, som visas i den samtidigt inlämnade svenska patentansökningen "Bumps in grooves for elastic ss positioning" (“Bulor för spår for elastisk positionering“). Om en sådan inriktning används, etsas V-spår 61 i motsvarande substrat, dvs i dettas övre och/eller i dettas undre yta, för att uppta elastiska bulor 63, som är placerade på viaplattomas 9 övre yta. De samverkande bulorna 63 och V-spåren 61 kan utformas för att också elektriskt förbinda viaplattorna 55 och det närmast ovanför belägna substratet 1 med varandra med hjälp av den anordning, som visas i den samti- w digt inlämnade svenska patentansökningen “High density electrical connectors“ ("Tätpackade i i ÄfiiíšlÉiE litiiiliiltiaattltzitt in . 511377 elektriska förbindningsdon").
Viaplattorna 55 i fig. 5 har viaanordningar såsom beskrivits ovan innefattande djupa V-spår 3 med elektriska ledare på sina sneda ytor. Sådana viaanordningar är också anordnade i sub- straten 51 men upp- och nedvända. Det djupa V-spåret 33 hos en viaplatta 55, som förbinder s med ett substrat 51 placerat ovanpå, är i den visade uttöringsformen placerat längs samma vertikala linje som de djupa V-spåren hos viaanordningen i substratet, varvid de samverkande inriktningsbulorna 63 och de undre V-spåren 61 är belägna symmetriskt på båda sidor om de djupa V-spåren 3 hos viaanordningen.
Framställningen av en ovan beskriven viaanordning skall nu beskrivas. Framställningsför- w farandet täcker alla de steg, som är nödvändiga för att framställa en viaanordning av den i fig. 3 visade typen med med varandra förbundna jordplan 11, 19 och dessutom med ett isolerande skikt 21 direkt under det övre jordskiktet 19, se fig. lc, och skyddspolymerbeläggningar 31, 33, se fig. Id. Det kan också tillämpas för att framställa anordningen i fig. 2a - 2b. Framställ- ningen utgår från en monokristallin Si-platta eller ett monokristallint Si-substrat 1. Plattan 1 ts beläggs först med kiselnitrid på båda ytorna - kiselnitridskikten är tunna och är inte synliga i figuren. En yta, den undre ytan, är också täckt med ett dielektriskt skikt 13 av polymer av t ex typ bensocyklobuten BCB med hjälp av spinning/rotering och härdning. Kiselnitriden på den motstående ytan, den övre ytan, etsas med användning av en fotoresistmask, så att fönster åstadkoms, vilka definierar storleken hos spårens 3 övre öppningar 5. Sidoma eller kantema 20 hos maskens fönster antas vara väl inriktade med lämpliga kristallriktningar, så att det följande etsningssteget medges att kunna utföras på det avsedda sättet. Plattan etsas sedan med använd- ning av ett anisotropt etsmedel, t ex KOH vid omkring 85 °C, för att åstadkomma spåren 3.
För Si-plattor med < lOO>-ytorientering har de lutande väggama 8, 8” hos spåren 3, som åstadkoms med hjälp av den anisotropa etsningen, vinkeln 54,74° i förhållande till plattans yta, zs när öppningarnas sidor är väl inriktade med föredragna lcristallriktningar. Under antagande att ett sådant spår eller hål 3 är en upp- och nedvänd avhuggen pyramid med längden lb hos sin mindre undre yta lika med 50 um och ett djup h av 500 pm, som är lika med substratets tjock- lek l, blir längden l, vid hålets 3 övre yta 1, =1b + zhmm 54,74° ao SOm i detta fall lika med 687 ym.
Beroende på den polymer, som används i det inre skiktet 13 på den undre ytan, kan den fria undre ytan hos anordningen behöva skyddas från etsmedel till exempel genom att använda något lämpligt maskmaterial. Om sidorna i öppningarna i masken har ungefär samma längd, avlägsnas kisel, så att en avhuggen pyramid bildas enligt fig. 4. I vilket fall som helst avslutas as det etsade hålet eller spåret 3 vid ldselnitriden och polymerfllmen 13 vid den motsatta ytan eller den undre ytan hos plattan, varvid kiselnitriden och polymerfilmen 13 överbryggar den undre öppningen 7 i det etsade hålet eller spåret 3.
Beroende på huruvida det övre jordplanet 19 skall vara i direktkontakt med Si-substiatet 1 511 377 10 eller ej, blir nästa steg att metallisera den yta hos plattan, som har etsats, eller före detta depo- nera ett dielektriskt eller elektriskt isolerande material 21, se fig. lc. Detta skikt skulle kunna vara ett kiseloxidslcikt, men om låg dielektricitetskonstant önskas, skall det använda dielektrikat vara en lämplig polymer. s För att ett sådant dielektriskt sldkt 21 skall deponeras tillräckligt konformt med hålets form, kan något sublimerings- eller utfållningsförfarande från gasfas eller från en vätska användas.
¿¿ Ett material, som fungerar är den ovan nämnda polymeren "Pyraline". Efter det att en metalli- i ser-ing 19 har utförts ovanpå detta dielektriska skikt 21 och också efter metalliseringen utan - deponering av ett sådant dielektriskt skikt, behöver det erhållna jordplansmetallskiktet 19 w mönstras vid hålets 3 botten för att avlägsna elektriskt ledande material Sålunda upptas lämpliga fönster i jordplanet 19 omkring de platser, där vioma 29, 47 skall åstadkommas sena- re, vilka måste vara väl elektriskt isolerade från jordplanet 19. Till exempel kan all jordplans- metall belägen i mittdelen vid hålets botten avlägsnas för att framställa ett enda fönster, som har en form, vilken är likformig med spårets 3 undre öppning 7. is Detta utförs genom att använda direkt etsning eller genom att använda lasrar, men kan också utföras med hjälp av plasma- eller våtetsning, med användning av en fotoresist som mask. För att erhålla en rimlig exponering av denna resist såväl som att säkerställa en tillräck- g i lig täckning av sidoväggama 8, 8' i hålen 3 erfordras en resist med väl konforma egenskaper.
Denna måste deponeras genom sublimering från vätske- eller gasfas eller genom elektropläte- 20 ring, vilken kan användas, eftersom resisten skall deponeras på ett metallskikt 19.
Efter detta deponeras ett nytt dielektriskt skikt 23 på ett sätt liknande det ovanstående och därefter deponeras och mönstras signalledarnas metallager för att framställa transmis- sionsledningarna 25, 35 , 39, med användning av samma förfaranden som ovan. Typiska tjock- lekar är 2 - 4 um för metallskikten och omkring 10 um för dielektriska skikt med linjebredder zs hos de elektriska ledarna hos transmissionsledarna av några tiotals milcrometer.
För att öka styrkan hos den struktur, som bär över hålet 3 vid den undre öppningen 7 hos detta och som består av det ursprungliga kiselnitridskiktet och det inre BCB-slciktet 13 plus metallskikt och dielektriska skikt deponerade från den övre ytan, beläggs denna övre yta inne- fattande det friliggande hålet 3 genom spinning med bensocyklobuten för att bilda skiktet 33, se ao fig. ld, som bildar en ganska tjock deponering vid mitten av eller bottnen i hålen 3. Efter härdning av det skyddande och stödjande BCB-skiktet 33 börjar behandlingen vid baksidan eller den undre ytan hos plattan 1 på ett sätt liknande normal tunnfilmsframställning för flerchipsmo- duler. Sålunda etsas med användning av en resistmask viorna 29 för signaltransmission och också viorna 41 för jordplanen 19, 11, om dessa skall förbindas med varandra, med använd- '”"' P1 i 1- » j .rta-ttlialfln, i. nt as ning av plasmaetsning. Även om tjocklekama hos de dielektriska skikten är olika hos de övre partierna 47 av sig- nalviorna och jordplansvioma 41 i anordningen i fig. 3, kan etsningen göras i samma steg, eftersom den etsningskomposition, vilken används för dielektrikat, nästan inte har någon ets- ningshastíghet för metall. Efter detta steg har viahål åstadkommits, som når upp till det övre 40 jordplanet 19 och det övre signalmetallskiktet, dvs upp till transmissionsledningarna 25, 35, 39.
De olika stegen vid framstâllningsförfarandet sammanfattas nedan: 1. Beläggning med kiselnitrid på båda ytor. 2. Beläggning av polymer på den undre ytan med hjälp av spinning. ao 3. Mönstring av den övre ytans kiselnitrid för att åstadkomma öppningar, som är lämpliga för att bilda spåren. utföríngsformen i fig. lc. ss 6. Metalliseríng av den övre ytan. 7. Avlägsnande av metallskikt vid spårens botten. 8. Deponering av dielektiiskt skikt på den övre ytan. 9. Deponering av metallskikt på den övre ytan. 10. Mönstring av metallsldkt för att bilda ledare. w 11. Beläggning av skyddande polymerslcikt på den övre ytan genom spinning - endast för | .íhl i. m. i» . T _ 'nl-Älta É L? Hin »i 511 377 12 utföringsfonnen i ñg. ld. 12. Etsning av via hål från den undre ytan - endast för utföringsforrnen i ñg. 3. 13. Deponering av metallslcikt på den undre ytan för att också fylla viahål - fyllningen erfordras endast för utföringsformen i fig. 3. s 14. Mönstring av metallskikt på den undre ytan för att isolera vior för transmis- sionsledningar eller viaöar hos ön - viaöar behövs endast för utföringsformen i fig. 3. 15. Deponering av dielektriskt skikt på den undre ytan. 16. Etsning av viahål från den undre ytan. 17 . Deponering av metallskikt på den undre ytan för att också fylla viahål. to 18. Mönstring av metallskikt på den undre ytan. 19. Beläggning med skyddande polymerskikt genom spinning på den undre ytan - endast för utföringsformeni fig. ld.
Sålunda erhålls en viaanordning, som har vialedare, vilka kan vara mycket väl impedans- anpassade, genom att dess väsentligen konventionella viapluggar görs mycket korta, så att is längderna hos de ej impedansanpassade partiernas viaanordningar minskas till omkring tjock- leken hos en tunnñlmsstruktur. Längden hos det ej impedansanpassade partiet hos vian kan lätt bli kortare ån 1120 för de kortaste använda våglängderna. Vidare kan packningståtlieten för transmissionsledningarna i den erhållna viaanordningen vara lika hög som i en normal buss, vilken är anbragt ovanpå ett substrat. Detta gör det möjligt att minska det utrymme, som be- zo hövs för att erhålla viaanordningen, vilket i sin tur gör det möjligt att minska storleken för till exempel en flerchipsmodul MCM innefattande ett substrat, som erfordrar elektriska förbind- ningar mellan motstående ytor, eller för en tredimensionell flerchipsmodul, som erfordrar elektriska förbindningar mellan intilliggande nivåer i modulen.

Claims (10)

511377 13 PATENTKRAV
1. Viaanordning med elektriska ledarbanor på var och en av två motstående ytor, en övre ledarbana på en övre yta och en undre ledarbana på en undre yta, hos ett elektriskt isolerande substrat, s ett genomgående hål i substratet med sidovâggar, som lutar från en övre öppning vid den övre ytan ned till en undre öppning vid substratets undre yta, en dielektrisk film belägen på den undre ytan, mot vilken det genomgående hålet lutar, varvid den undre ledarbanan är belägen på filmens undre yta, en första öppning i den dielektriska filmen, som slutar på ett ställe inuti den undre öppning- w en i det genomgående hålet, en elektrisk sidovâggsledarbana elektriskt förbunden med den övre ledarbanan, varvid sido- väggsledarbanan är belägen på en lutande sidovägg och sträcker sig till den undre öppningen fram till den första öppningen, en elektrisk ledande via i den första öppningen, varvid vian elektriskt förbinder sidoväggs- 15 ledarbanan och den undre ledarbanan med varandra, kännetecknad av ett första skikt av dielektriskt material beläget på de lutande väggama och under sido- väggsledarbanan, och ett första elektriskt ledande skikt, som är beläget under det första skiktet av dielektriskt io material, mellan det första skiktet och substratet, och som är avsett att förbindas med signal- jord, varvid det dielektriska materialet i och tjockleken hos det första skiktet är valda för att göra sidoväggsledarbanan impedansanpassad.
2. Viaanordning enligt krav 1, kâ n n e t ec kn a d av zs ett andra elektriskt ledande skikt beläget mellan den dielektriska filmen och den undre ytan hos substratet och avsett att förbindas med signaljord, ett andra skikt av dielektriskt material beläget mellan det andra elektriskt ledande skiktet och substratets undre yta, en andra öppning i det andra sldktet av dielektriskt material, som slutar inuti det genomgå- ao ende hålet, och t en elektriskt ledande via inuti den andra öppningen, som elektriskt förbinder de första och andra elektriskt ledande skikten med varandra.
3. Viaanordning enligt något av krav l - 2, k ä n n e t e c k n a d av att substratet är av monokristallint kisel och särskilt är ett chip eller en platta. as
4. Viaanordning enligt något av krav 1 - 3, k ä n n e t e c k n a d av att sidoväggarna har en vinkel av 54,74° i förhållande till substratets yta.
5. Viaanordning enligt något av lcrav 1 - 4, k ä n n e t e c k n a d av att viaanordningen innefattar ett substrat, som utgör en viaplatta för användning i en tredimensionell flerchipsmo- dul för att elektriskt förbinda olika nivåer eller olika staplade substrat i modulen med varandra. 40
6. Viaanordning enligt något av krav 1 - 5, k ä n n e te c k n a d av att anordningen i hl ”illïiill llllílit :I inuti | Üi-t in ...a-nunnan int t. lill v; 511 377 14 innefattar ett substrat i en tredimensionell flerchipsmodul, varvid substratet uppbär minst en elektronisk komponent.
7. Förfarande för framställning av en viaanordning för ett substrat innefattande elektriska ledarbanor på var och en av två motstående ytor, en övre ledarbana på en övre yta av substratet s och en undre ledarbana på en undre yta, och en elektriskt ledande via, som förbinder ledarba- norna med varandra, innefattande stegen att en film av ett elektriskt isolerande och/eller ett dielektriskt material anbringas på sub- stratets undre yta, att ett genomgående hål etsas med lutande sidoväggar från substratets övre yta ned till en w inre, övre yta av filmen för att bilda en undre öppning hos det genomgående hålet, som över- bryggas av filmen, att en elektrisk sidoväggsledarbana anbringas på en lutande sidovägg, vilken sträcker sig in i den undre öppningen på den övre ytan av filmen och är elektriskt förbunden med den övre ledarbanan, 1 is att en öppning eller en urtagning genom filmen upptas från en undre yta hos filmen på ett ställe vid den undre ledarbanan, varvid öppningen slutar på en plats inuti den undre öppningen och vid en undre yta av sidoväggsledarbanan, som sträcker sig in i den undre öppningen, och att elektriskt ledande material anbringas i öppningen eller urtagningen för att förbinda sido- väggsledarbanan och den undre ledarbanan, zo k ä n n e t e c k n at av de ytterligare stegen att ett första skikt av dielektriskt material anbringas på de lutande väggarna, så att de blir belägna under sidoväggsledarbanan, att ett första elektriskt ledande skikt anbringas under det första skiktet av dielektriskt materi- al, mellan detta och substratet, och zs att det dielektriska materialet i och tjockleken hos det första skiktet väljs för att göra sido- våggsledarbanan irnpedansanpassad.
8. Förfarande enligt krav 7, k ä n n e t e c k n at av de ytterligare stegen att ett andra elektriskt ledande skikt anbringas mellan den dielektriska filmen och substratets undre yta, ao att ett andra skikt av dielektriskt material anbringas mellan det andra elektriskt ledande skiktet och substratets undre yta, att en andra öppning upptas i det andra skiktet av dielektriskt material för att sluta inuti det genomgående hålet, och att elektriskt ledande material anbringas i den andra öppningen för att bilda en elektriskt as ledande via, som elektriskt förbinder de första och andra elektriskt ledande skikten med var- andra.
9. Förfarande enligt något av lcrav 7 - 8, k 'á n n e t e c k n at av att substratet är av kisel.
10. Förfarande enligt något av krav 7 - 9, k ä n n e t e c k n a t av att det genomgående hålet etsas, så att det erhåller en vinkel av 54,74° hos sina sidoväggar i förhållande till sub- 40 stratets övre yta.
SE9604688A 1996-12-19 1996-12-19 Viaanordning SE511377C2 (sv)

Priority Applications (10)

Application Number Priority Date Filing Date Title
SE9604688A SE511377C2 (sv) 1996-12-19 1996-12-19 Viaanordning
TW086100962A TW347644B (en) 1996-12-19 1997-01-29 A via structure
EP97951410A EP0950262A1 (en) 1996-12-19 1997-12-19 A via structure
AU55059/98A AU5505998A (en) 1996-12-19 1997-12-19 A via structure
CNB971818711A CN1146043C (zh) 1996-12-19 1997-12-19 通路结构
CA002275435A CA2275435A1 (en) 1996-12-19 1997-12-19 A via structure
US08/994,937 US6091027A (en) 1996-12-19 1997-12-19 Via structure
JP52763398A JP2001506416A (ja) 1996-12-19 1997-12-19 バイア構造
PCT/SE1997/002188 WO1998027588A1 (en) 1996-12-19 1997-12-19 A via structure
KR10-1999-7005627A KR100411870B1 (ko) 1996-12-19 1997-12-19 비아 구조체

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9604688A SE511377C2 (sv) 1996-12-19 1996-12-19 Viaanordning

Publications (3)

Publication Number Publication Date
SE9604688D0 SE9604688D0 (sv) 1996-12-19
SE9604688L SE9604688L (sv) 1998-06-20
SE511377C2 true SE511377C2 (sv) 1999-09-20

Family

ID=20405054

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9604688A SE511377C2 (sv) 1996-12-19 1996-12-19 Viaanordning

Country Status (10)

Country Link
US (1) US6091027A (sv)
EP (1) EP0950262A1 (sv)
JP (1) JP2001506416A (sv)
KR (1) KR100411870B1 (sv)
CN (1) CN1146043C (sv)
AU (1) AU5505998A (sv)
CA (1) CA2275435A1 (sv)
SE (1) SE511377C2 (sv)
TW (1) TW347644B (sv)
WO (1) WO1998027588A1 (sv)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW420853B (en) 1998-07-10 2001-02-01 Siemens Ag Method of manufacturing the wiring with electric conducting interconnect between the over-side and the underside of the substrate and the wiring with such interconnect
JP2000294677A (ja) * 1999-04-05 2000-10-20 Fujitsu Ltd 高密度薄膜配線基板及びその製造方法
US6300670B1 (en) * 1999-07-26 2001-10-09 Stmicroelectronics, Inc. Backside bus vias
US6326689B1 (en) 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US6566759B1 (en) * 1999-08-23 2003-05-20 International Business Machines Corporation Self-aligned contact areas for sidewall image transfer formed conductors
JP2001124961A (ja) * 1999-10-29 2001-05-11 Kyocera Corp 光部品実装用基板及びその製造方法
DE10120257A1 (de) * 2001-04-25 2002-11-14 Siemens Production & Logistics Anschlußträger für ein elektronisches Bauelement und Verfahren zu dessen Herstellung
US7084354B2 (en) * 2002-06-14 2006-08-01 Intel Corporation PCB method and apparatus for producing landless interconnects
EP1517166B1 (en) 2003-09-15 2015-10-21 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7388279B2 (en) * 2003-11-12 2008-06-17 Interconnect Portfolio, Llc Tapered dielectric and conductor structures and applications thereof
US7275316B2 (en) * 2004-03-31 2007-10-02 Intel Corporation Method of embedding passive component within via
US20050248002A1 (en) * 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
CN1930680B (zh) * 2004-08-06 2011-08-17 联合材料公司 集合基板
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
SG135065A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US7256119B2 (en) * 2005-05-20 2007-08-14 Semiconductor Components Industries, L.L.C. Semiconductor device having trench structures and method
US7851709B2 (en) * 2006-03-22 2010-12-14 Advanced Semiconductor Engineering, Inc. Multi-layer circuit board having ground shielding walls
US7531445B2 (en) * 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
EP1962344B1 (en) * 2007-02-25 2012-03-28 Samsung Electronics Co., Ltd Electronic device packages and methods of formation
TW200905759A (en) * 2007-07-20 2009-02-01 Azurewave Technologies Inc Through-hole structure for a wafer level packaging
SG155096A1 (en) * 2008-03-03 2009-09-30 Micron Technology Inc Board-on-chip type substrates with conductive traces in multiple planes, semiconductor device packages including such substrates, and associated methods
TWI468093B (zh) 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
CN101728355A (zh) * 2008-11-03 2010-06-09 巨擘科技股份有限公司 多层基板的导孔结构及其制造方法
KR101276333B1 (ko) * 2009-11-30 2013-06-18 한국전자통신연구원 3차원 인터커넥션 구조 및 그 제조 방법
FR2957749A1 (fr) * 2010-03-22 2011-09-23 Sorin Crm Sas Procede de realisation d'une traversee electrique dans la paroi metallique d'un boitier, notamment de dispositif medical actif, et dispositif pourvu d'une telle traversee
JP4856269B1 (ja) * 2010-09-06 2012-01-18 株式会社東芝 配線設計支援装置及び配線設計支援方法
TWI445143B (zh) * 2011-04-07 2014-07-11 Unimicron Technology Corp 封裝基板及其製法
US20130068516A1 (en) * 2011-09-19 2013-03-21 Tessera Research Llc High io substrates and interposers without vias
CN103474417B (zh) * 2013-09-29 2016-09-21 华进半导体封装先导技术研发中心有限公司 一种三维互连结构及其制备方法
JP2016127048A (ja) * 2014-12-26 2016-07-11 ローム株式会社 電子装置
WO2016194470A1 (ja) * 2015-06-01 2016-12-08 株式会社村田製作所 フロントエンド回路、アンテナ回路および通信装置
US10559534B2 (en) 2017-11-12 2020-02-11 Industrial Technology Research Institute Circuit substrate
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
WO2020092334A2 (en) * 2018-10-29 2020-05-07 Cellink Corporation Flexible hybrid interconnect circuits
DE102020125201A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mikroelektro-mechanisches system und verfahren zu seinerherstellung
US12027466B2 (en) * 2020-09-21 2024-07-02 Intel Corporation Conductive route patterning for electronic substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2150749B (en) * 1983-12-03 1987-09-23 Standard Telephones Cables Ltd Integrated circuits
US4613891A (en) * 1984-02-17 1986-09-23 At&T Bell Laboratories Packaging microminiature devices
FI88244C (sv) * 1990-12-13 1993-04-13 Nokia Mobile Phones Ltd Jordad mellanstomme för kretsskivor
US5315072A (en) * 1992-01-27 1994-05-24 Hitachi Seiko, Ltd. Printed wiring board having blind holes
US5266912A (en) * 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
US5322816A (en) * 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5338970A (en) * 1993-03-24 1994-08-16 Intergraph Corporation Multi-layered integrated circuit package with improved high frequency performance

Also Published As

Publication number Publication date
SE9604688L (sv) 1998-06-20
CN1247635A (zh) 2000-03-15
JP2001506416A (ja) 2001-05-15
KR100411870B1 (ko) 2003-12-24
KR20000069625A (ko) 2000-11-25
US6091027A (en) 2000-07-18
CA2275435A1 (en) 1998-06-25
EP0950262A1 (en) 1999-10-20
CN1146043C (zh) 2004-04-14
SE9604688D0 (sv) 1996-12-19
TW347644B (en) 1998-12-11
AU5505998A (en) 1998-07-15
WO1998027588A1 (en) 1998-06-25

Similar Documents

Publication Publication Date Title
SE511377C2 (sv) Viaanordning
EP0288767B1 (en) Method for forming a shielded transmission line
JP3138383B2 (ja) マルチチップモジュール
US5745333A (en) Laminar stackable circuit board structure with capacitor
US5194833A (en) Airbridge compensated microwave conductors
US7233061B1 (en) Interposer for impedance matching
US6875921B1 (en) Capacitive interposer
US5424245A (en) Method of forming vias through two-sided substrate
US5214000A (en) Thermal transfer posts for high density multichip substrates and formation method
KR20010102102A (ko) 도파관 구조물 및 그 제조 방법
JPH01161726A (ja) 集積回路の相互接続構造及び相互接続方法
KR19990071997A (ko) 파워 마이크로웨이브 하이브리드 집적회로
US6855631B2 (en) Methods of forming via plugs using an aerosol stream of particles to deposit conductive materials
TW200531185A (en) Process of plating through hole
JP2002134868A (ja) 高速回路基板相互接続
US8008134B2 (en) Large substrate structural vias
JPH0685158A (ja) 電気伝送線路およびその製造方法
JPH1098131A (ja) 拡散パターニング技術を用いたファインピッチ・バイア形成
KR19980015075A (ko) 반도체 소자의 금속 배선 및 그 형성방법
KR100198635B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100347243B1 (ko) 반도체소자의금속배선형성방법
JPS61145841A (ja) 配線体及びその製造方法
JPH08222627A (ja) 多層配線の接続方法
KR950021223A (ko) 다층 금속배선 형성방법
KR20010111732A (ko) 반도체소자의 다층금속배선구조

Legal Events

Date Code Title Description
NUG Patent has lapsed