KR20010111732A - 반도체소자의 다층금속배선구조 - Google Patents
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Abstract
본 발명은 반도체소자의 다층금속배선구조를 개시한다. 이에 의하면, 하층 금속배선들이 전체적으로 동일한 폭(W1)을 가지며 일방향으로 지나가며 연장하고, 하층 금속배선들의 일부분이 하층 금속배선들이 조밀하지 않는 부분으로 폭(W1)보다 넓은 폭(W2)을 가지며 일체로 연장한다. 폭(W2)을 갖는 부분의 하층 금속배선에 층간절연막의 비아콘택홀이 형성되고, 상층 금속배선들이 하층 금속배선들을 직각으로 교차하며 연장하고 비아콘택홀을 거쳐 하층 금속배선에 전기적으로 연결된다.
따라서 본 발명은 비아콘택홀을 형성하는 동안에 층간절연막의 취약부분에 식각홈을 유발하지 않고 상층 금속배선의 패턴을 형성한 후에도 금속 스트링거를 생성하지 않으며 나아가 상측 금속배선들의 전기적 단락을 방지할 수 있다. 그 결과 반도체소자의 오동작이 방지 가능하고 나아가 반도체소자의 집적도 향상이 가능해진다.
Description
본 발명은 반도체소자의 다층금속배선구조에 관한 것으로, 더욱 상세하게는 하층 금속배선들이 조밀한 지점 상에서 상층 금속배선들의 전기적 단락이 발생하는 것을 방지하여 집적도 향상을 이루도록 한 반도체소자의 다층금속배선구조를 제공하는데 있다.
일반적으로 디램과 같은 반도체소자의 고집적화 추세에 따라가기 위해 반도체소자의 사이즈가 지속적으로 축소되어 왔다. 반도체소자의 사이즈 축소를 위해서는 반도체소자의 단위소자가 축소되어 왔고, 또한 단층 금속배선구조 대신에 다층 금속배선구조가 새로이 사용되기 시작하였다. 다층 금속배선구조에서는 하층 금속배선과 상층 금속배선 사이에 이들의 절연을 위한 층간절연막이 존재하고 이들의 전기적 연결을 위한 비아콘택홀이 층간절연막의 일부분에 형성된다.
종래의 반도체소자의 다층배선구조에서는 도 1에 도시된 바와 같이, 예를 들어 알루미늄 재질의 하층 금속배선(11)이 전체적으로 동일 폭(W1)을 가지며 횡방향의 일직선 형태로 나열한다. 상층 금속배선(21)이 층간절연막(17)을 개재하며 하층 금속배선(11)을 직각으로 교차하고 종방향의 일직선 형태로 나열된다. 하층 금속배선(11)과 상층 금속배선(21)이 비아콘택홀(18)을 거쳐 전기적으로 연결된다.
또한 도 2에 도시된 바와 같이, 반도체기판(10) 상에 하층 금속배선들(11)의 패턴이 일정 간격을 두고 이격하고, 하층 금속배선들(11)을 포함한 반도체기판(10) 상에 금속배선들(11)의 손상방지막(13)이 균일 두께로 적층되고, 금속배선들(11) 사이의 손상방지막(13) 상에 평탄화막(15)이 형성되고, 평탄화막(15) 및 손상방지막(13) 상에 층간절연막(17)이 적층되고, 금속배선(11)의 일부분 상의 층간절연막(17)에 비아콘택홀(18)이 형성되고, 층간절연막(17) 상에서 금속배선들(11)을 가로지르며 상측 금속배선들(21)의 패턴이 연장하고, 금속배선(21)의 일부분이 비아콘택홀(18)을 거쳐 금속배선(11)에 전기적으로 연결된다.
그런데, 최근에 들어 반도체소자의 초고집적화에 따라 반도체소자의 특정부분에서 하층 금속배선들(11)이 조밀해지면서 이들 금속배선들(11)의 간격이 상당히 좁아지므로 금속배선들(11)을 포함한 반도체기판(10) 상에 층간절연막(17), 예를 들어 산화막을 화학기상증착공정에 의해 적층하고 나면, 상기 특정부분에서는 금속배선들(11) 사이의 층간절연막(17)이 서로 맞닿아버림으로써 이 지점에서의 층간절연막의 막질이 하층 금속배선들의 간격이 비교적 넓은 나머지 지점(도시 안됨)에서의 층간절연막의 막질에 비하여 치밀하지 못하게 된다. 즉, 간격이 조밀한 금속배선들(11) 사이의 층간절연막(17)의 표면에 취약지점이 다발할 가능성이 높다.
이후 비아콘택홀(18)의 사이즈와 금속배선(11)의 사이즈만 고려하여서 비아콘택홀(18)을 위한 금속배선(11)의 일부분 상의 층간절연막(17)을 그 아래의 하층 금속배선(11)이 노출될 때까지 습식식각과 건식식각을 진행한다. 이때, 비아콘택홀(18)이 층간절연막(17)의 취약지점에 근접하여 위치하므로 비아콘택홀(18)의 형성을 위한 습식식각공정이 진행되는 동안에 식각용액이 미량이나마 층간절연막(17)의 취약지점에 닿아버리는 경우가 발생하면, 상기 취약지점의 층간절연막(17)이 다른 정상적인 지점의 층간절연막에 비하여 상당히 빠른 속도로 과도하게 식각되어서 상기 취약지점에 원하지 않는 식각홈(19)이 발생하기도 한다. 식각홈(19)은 도 1에 도시된 바와 같이 금속배선(11)의 길이 방향으로 긴 길이를 갖는다.
그런 다음, 스퍼터링공정이나 진공증착공정을 이용하여 이러한 상태의 층간절연막(17) 상에 비아콘택홀(18)을 채울 정도의 충분한 두께로 상층 금속배선(21)을 위한 금속층, 예를 들어 알루미늄층을 증착한다. 물론, 식각홈(19) 내에도 상층 금속배선(21)을 위한 알루미늄층이 채워지는 것은 당연하다.
이후, 사진식각공정을 이용하여 상기 알루미늄층을 그 아래의 층간절연막(17)이 노출될 때까지 선택적으로 식각함으로써 도 1에 도시된 바와 같이, 금속배선들(11)을 가로지르는 방향으로 연장된 상층 금속배선들(21)의 패턴을 형성한다. 이때, 알루미늄층이 식각홈(19)에 여전히 남아서 금속 스트링거(stringer)(22)를 생성하는데 이는 금속 스트링거(22)를 사이에 둔 금속배선들(21)을 전기적으로 단락시키고 또한 반도체소자의 오동작을 일으키는 원인으로 작용한다. 현재는 금속 스트링거로 인하여 고집적 반도체소자의 집적도 향상에 어려움이 가중되고 있으므로 이를 해결하기 위한 새로운 다층배선구조가 요구되고 있다.
따라서 본 발명의 목적은 집적도 향상을 이루면서도 조밀한 하층 금속배선의 영향으로 인하여 상층 금속배선의 전기적 단락이 발생하는 것을 방지하도록 한 반도체소자의 다층금속배선구조를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 다층금속배선구조를 나타낸 레이아웃도.
도 2는 도 1의 A-A선을 따라 절단한 단면도.
도 3은 본 발명에 의한 반도체소자의 다층금속배선구조를 나타낸 레이아웃도.
도 4는 도 3의 B-B선을 따라 절단한 단면도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 다층금속배선구조는
반도체기판;
상기 반도체기판 상에서 일방향으로 동일한 제 1 폭을 가지며 연장하는 제 1 부분과 상기 제 1 폭보다 넓은 제 2 폭을 가지며 상기 제 1 부분의 일부분에 일체로 연장된 제 2 부분을 갖는 하층 금속배선들;
상기 하층 금속배선들 상에 형성된 층간절연막;
상기 하층 금속배선들의 일부분 상의 층간절연막에 형성된 비아콘택홀; 그리고
상기 층간절연막 상에서 상기 하층 금속배선들을 가로지르는 방향으로 연장하며 상기 비아콘택홀을 거쳐 상기 하층 금속배선에 전기적으로 연결된 상층 금속배선들을 포함하는 것을 특징으로 한다.
바람직하게는 상기 하층 금속배선의 제 2 부분이 상기 하층 금속배선들이 조밀하지 않는 층간절연막의 지점 상에 배치할 수 있다.
따라서 본 발명에 의하면 비아콘택홀을 하층 금속배선들이 조밀하지 않은 지점 상의 층간절연막에 형성할 때 하층 금속배선들이 조밀한 층간절연막의 취약지점에 식각홈이 발생하지 않으므로 상층 금속배선들을 형성하고 나더라도 상기 식각홈에 금속 스트링거가 생성되는 것을 방지할 수 있다. 그 결과, 본 발명은 하층 금속배선들이 조밀한 지점에서도 상층 금속배선들의 전기적 단락을 방지하고 반도체소자의 오동작을 방지할 수 있으므로 반도체소자의 집적도를 향상시킬 수 있다.
이하, 본 발명에 의한 반도체소자의 다층금속배선구조를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도면에서 종래의 부분과 동일 구조 및 동일 작용의부분에는 동일 부호를 부여한다.
도 3은 본 발명에 의한 반도체소자의 다층금속배선구조를 나타낸 레이아웃도이고, 도 4는 도 3의 B-B선을 따라 절단한 단면도이다.
도 3을 참조하면, 본 발명에 의한 반도체소자의 다층금속배선구조에서는 예를 들어 알루미늄 재질의 하층 금속배선(11)이 제 1 폭(W1)을 가지며 횡방향의 일직선 형태로 연장하고, 하층 금속배선(12)이 하층 금속배선(11)에 나열된다. 하층 금속배선(12)의 대부분인 제 1 부분(12a)이 동일한 제 1 폭(W1)을 가지며 나머지 일부분인 제 2 부분(12b)이 하층금속배선들이 조밀하지 않는 부분으로 제 1 폭(W1)보다 넓은 제 2 폭(W2)을 가지며 일체로 연장한다. 상층 금속배선(21)이 층간절연막(17)을 개재하며 하층 금속배선(11),(12)을 직각으로 교차하고 종방향의 일직선 형태로 나열된다. 하층 금속배선(12)의 제 2 부분(12b)과 상측 금속배선(21)이 비아콘택홀(18)을 거쳐 전기적으로 연결된다.
또한 도 4에 도시된 바와 같이, 반도체기판(10) 상에 하층 금속배선들(11),(12)의 패턴이 일정간격을 두고 이격하고, 하층 금속배선들(11)을 포함한 반도체기판(10) 상에 금속배선들(11),(12)의 손상방지막(13)이 균일 두께로 적층되고, 금속배선들(11),(12) 사이의 손상방지막(13) 상에 평탄화막(15)이 형성되고, 평탄화막(15) 및 손상방지막(13) 상에 층간절연막(17)이 적층되고, 금속배선(12)의 제 2 부분(12b) 상의 층간절연막(17)에 비아콘택홀(18)이 형성되고, 층간절연막(17) 상에서 금속배선들(11),(12)을 가로지르며 상측 금속배선들(21)의 패턴이 연장하고, 금속배선(21)의 일부분이 비아콘택홀(18)을 거쳐 금속배선(12)의 제 2 부분(12b)에 전기적으로 연결된다.
이와 같이 구성된 반도체소자의 다층금속배선구조의 경우, 최근에 들어 반도체소자의 초고집적화에 따라 반도체소자의 특정부분에서 하층 금속배선들(11),(12)이 조밀해지면서 이들 금속배선들(11),(12)의 간격이 상당히 좁아지므로 금속배선들(11),(12)을 포함한 반도체기판(10) 상에 층간절연막(17), 예를 들어 산화막을 화학기상증착공정에 의해 적층하고 나면, 상기 특정부분에서는 금속배선들(11),(12) 사이의 층간절연막(17)이 서로 맞닿아버림으로써 이 지점에서의 층간절연막의 막질이 하층 금속배선들의 간격이 비교적 넓은 나머지 지점(도시 안됨)에서의 층간절연막의 막질에 비하여 치밀하지 못하게 된다. 즉, 간격이 조밀한 금속배선들(11),(12) 사이의 층간절연막(17)의 표면에 취약지점이 다발할 가능성이 높다.
이후 본 발명에서는 비아콘택홀(18)의 사이즈와 금속배선(11)의 사이즈만 고려하는 종래와는 달리 하층 금속배선(11),(12)과 상층 금속배선(21)의 구조를 고려하여 하층 금속배선(12)의 제 1 부분(12a)이 아닌 제 2 부분(12b) 상의 층간절연막(17)을 선택적으로 습식식각함으로써 비아콘택홀(18)을 형성한다.
여기서, 제 2 부분(12b)이 하층 금속배선들이 조밀하지 않는 부분에 배치되어 있으므로 비아콘택홀(18)도 또한 층간절연막(17)의 취약지점에 근접하여 위치하지 않는다. 그러므로 비아콘택홀(18)의 형성을 위한 습식식각공정이 진행되는 동안에 식각용액이 미량이나마 층간절연막(17)의 취약지점에 닿아버리는 경우가 거의 발생하지 않아서 종래와는 달리 상기 취약지점에 원하지 않는 도 1의 식각홈(19)이발생하지 않는다.
이러한 상태의 층간절연막(17) 상에 스퍼터링공정이나 진공증착공정을 이용하여 비아콘택홀(18)을 채울 정도의 충분한 두께로 상층 금속배선(21)을 위한 금속층, 예를 들어 알루미늄층을 증착하고 나서 사진식각공정을 이용하여 상기 알루미늄층을 그 아래의 층간절연막(17)이 노출될 때까지 선택적으로 식각함으로써 금속배선들(11),(12)을 가로지르는 방향으로 연장된 상층 금속배선들(21)의 패턴을 형성한다. 상층 금속배선들(21)의 패턴을 형성하고 난 후에는 종래와는 달리 금속 스트링거가 전혀 존재하지 않는다.
따라서 본 발명은 하층 금속배선들이 조밀한 부분에서 금속 스트링거로 인한 상측 금속배선들의 전기적 단락을 방지하고 나아가 반도체소자의 오동작을 방지할 수 있으므로 반도체소자의 집적도 향상을 이룰 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 다층금속배선구조에서는 하층 금속배선들이 전체적으로 동일한 폭(W1)을 가지며 일방향으로 지나가며 연장하고, 하층 금속배선들의 일부분이 하층 금속배선들이 조밀하지 않는 부분으로 폭(W1)보다 넓은 폭(W2)을 가지며 일체로 연장한다. 폭(W2)을 갖는 부분의 하층 금속배선에 층간절연막의 비아콘택홀이 형성되고, 상층 금속배선들이 하층 금속배선들을 직각으로 교차하며 연장하고 비아콘택홀을 거쳐 하층 금속배선에 전기적으로 연결된다.
따라서 본 발명은 비아콘택홀을 형성하는 동안에 층간절연막의 취약부분에 식각홈을 유발하지 않고 상층 금속배선의 패턴을 형성한 후에도 금속 스트링거를 생성하지 않으며 나아가 상측 금속배선들의 전기적 단락을 방지할 수 있다. 그 결과 반도체소자의 오동작이 방지 가능하고 나아가 반도체소자의 집적도 향상이 가능해진다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (2)
- 반도체기판;상기 반도체기판 상에서 일방향으로 동일한 제 1 폭을 가지며 연장하는 제 1 부분과 상기 제 1 폭보다 넓은 제 2 폭을 가지며 상기 제 1 부분의 일부분에 일체로 연장된 제 2 부분을 갖는 하층 금속배선들;상기 하층 금속배선들 상에 형성된 층간절연막;상기 하층 금속배선들의 일부분 상의 층간절연막에 형성된 비아콘택홀; 그리고상기 층간절연막 상에서 상기 하층 금속배선들을 가로지르는 방향으로 연장하며 상기 비아콘택홀을 거쳐 상기 하층 금속배선에 전기적으로 연결된 상층 금속배선들을 포함하는 것을 특징으로 하는 반도체소자의 다층금속배선 구조.
- 제 1 항에 있어서, 상기 하층 금속배선의 제 2 부분이 상기 하층 금속배선들이 조밀하지 않는 층간절연막의 지점 상에 배치되는 것을 특징으로 하는 반도체소자의 다층금속배선구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032379A KR20010111732A (ko) | 2000-06-13 | 2000-06-13 | 반도체소자의 다층금속배선구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032379A KR20010111732A (ko) | 2000-06-13 | 2000-06-13 | 반도체소자의 다층금속배선구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010111732A true KR20010111732A (ko) | 2001-12-20 |
Family
ID=45932621
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010111732A (ko) |
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2000
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