JPH04188753A - 多層配線半導体装置 - Google Patents
多層配線半導体装置Info
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- JPH04188753A JPH04188753A JP31611990A JP31611990A JPH04188753A JP H04188753 A JPH04188753 A JP H04188753A JP 31611990 A JP31611990 A JP 31611990A JP 31611990 A JP31611990 A JP 31611990A JP H04188753 A JPH04188753 A JP H04188753A
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- wiring
- connecting hole
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Links
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- 239000004020 conductor Substances 0.000 claims abstract description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
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- 229910052721 tungsten Inorganic materials 0.000 claims description 3
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2N1以上の配線層をもつ半導体装置に係り、
特に面積の低減が必要な半導体装置に好適な配線層間接
続構造に関する。
特に面積の低減が必要な半導体装置に好適な配線層間接
続構造に関する。
IC,LSIなどの半導体装置が微細化、高集積化する
に伴って、回路の配線層も2N、3層と多層化している
。
に伴って、回路の配線層も2N、3層と多層化している
。
多層化された配線層間の回路的結合ないし接続は第3図
、第4図を参照し、下部配線2と上部配線5の層間の絶
縁膜4にあけた接続孔7内の電導体3を通じて行われて
いる。
、第4図を参照し、下部配線2と上部配線5の層間の絶
縁膜4にあけた接続孔7内の電導体3を通じて行われて
いる。
従来の配線層間接続構造では、第3図に示すように、下
部配線2と接続孔7内の電導体3とが下部配線2の上面
のみで接続している。
部配線2と接続孔7内の電導体3とが下部配線2の上面
のみで接続している。
この種の公知例の一つとして、アイ・イー・イー・イー
、′エレクトロン デバイス レターズ” (EDL)
8巻第2号(1987年)第76頁〜第78頁に記載さ
れている。
、′エレクトロン デバイス レターズ” (EDL)
8巻第2号(1987年)第76頁〜第78頁に記載さ
れている。
上記した従来技術では、下部配線の上面だけで上部配線
との接続電導体が接触する構造であることにより、接触
面積は接続孔の径のみで決定されるという点が配慮され
ていない。すなわち、半導体装置の微細化がさらにすす
んで、接続孔の径がこれまでの0.9μmから0.6μ
mと小さくなってくると、接触面積もその2乗に比例し
て小さくなり、この部分での電気抵抗が大きくなり、あ
るいは第3図に示すように一接続孔における上部配線の
接触が不完全になって#T線をひきおこすなど信頼性の
低下を来すという問題があった。
との接続電導体が接触する構造であることにより、接触
面積は接続孔の径のみで決定されるという点が配慮され
ていない。すなわち、半導体装置の微細化がさらにすす
んで、接続孔の径がこれまでの0.9μmから0.6μ
mと小さくなってくると、接触面積もその2乗に比例し
て小さくなり、この部分での電気抵抗が大きくなり、あ
るいは第3図に示すように一接続孔における上部配線の
接触が不完全になって#T線をひきおこすなど信頼性の
低下を来すという問題があった。
上記の一つの対策としては、配線の一部の幅を広くして
接続孔の径を大きくすることか、または接続孔を配線の
方向に複数個設けて接続孔の総面積を増やす手段が考え
られるが、これらの手段では接続のために余分のスペー
スをとり、そのためにチップ面積が増加するという問題
が生じる。
接続孔の径を大きくすることか、または接続孔を配線の
方向に複数個設けて接続孔の総面積を増やす手段が考え
られるが、これらの手段では接続のために余分のスペー
スをとり、そのためにチップ面積が増加するという問題
が生じる。
本発明は上記の点を解消するためのもので、その目的は
接続孔径を縮小しても接触面積縮小することなく、上下
配線の接続部での抵抗の増加、信頼性の低下をチップの
面積を増加させずに防止することにある。
接続孔径を縮小しても接触面積縮小することなく、上下
配線の接続部での抵抗の増加、信頼性の低下をチップの
面積を増加させずに防止することにある。
上記目的を解決するために本発明は半導体基板上に2層
以上の配線が層間の絶縁膜層を介して形成され、上層の
配線と下層の配線とが重なる部分で絶縁膜層の接続孔の
電導体を介して上下の配線間の電気的接続がなされてい
る半導体装置であって、上記接続孔の一部が下層の配線
の段差部から側壁部にかかり、上記側壁部を通して電気
的に接続が行われるようにしたことを特徴とするもので
ある。
以上の配線が層間の絶縁膜層を介して形成され、上層の
配線と下層の配線とが重なる部分で絶縁膜層の接続孔の
電導体を介して上下の配線間の電気的接続がなされてい
る半導体装置であって、上記接続孔の一部が下層の配線
の段差部から側壁部にかかり、上記側壁部を通して電気
的に接続が行われるようにしたことを特徴とするもので
ある。
本発明は上記多層配線半導体装置において、配線はアル
ミニウムにより形成されるとともに、接続孔内の電導体
はタングステンからなるものである。
ミニウムにより形成されるとともに、接続孔内の電導体
はタングステンからなるものである。
本発明は上記多層配線半導体装置において、接続孔内の
電導体は配線と同じ物質、たとえば、アルミニウムから
なるものである。
電導体は配線と同じ物質、たとえば、アルミニウムから
なるものである。
接続孔は一部が配線の段差部から側壁部にかかることに
より、接続孔内で垂直方向に広がる面の面積は水平方向
の長さ、すなわち、接続孔の径と垂直方向の長さ(露出
している側壁部の高さ)との積となる。
より、接続孔内で垂直方向に広がる面の面積は水平方向
の長さ、すなわち、接続孔の径と垂直方向の長さ(露出
している側壁部の高さ)との積となる。
側壁部の高さは接続孔の径に依存しない。したがって接
続孔の径(配線の幅)が小さくなってもその分露出させ
る側壁部の高さを増加させれば垂直方向の接触面積は減
少しない、ただし配線自体の高さが上限になる。
続孔の径(配線の幅)が小さくなってもその分露出させ
る側壁部の高さを増加させれば垂直方向の接触面積は減
少しない、ただし配線自体の高さが上限になる。
C実施例)
以下、本発明の実施例を第1図ないし第2図により説明
する。
する。
第1図はA7!(アルミニウム)2層配線を有する半導
体装置の接続孔部分の構造を示す断面図である。第2図
は第2図に上下の配線及び接続孔の配置を示す平面図で
あって、そのA−A断面が第1図に対応する。
体装置の接続孔部分の構造を示す断面図である。第2図
は第2図に上下の配線及び接続孔の配置を示す平面図で
あって、そのA−A断面が第1図に対応する。
第1図において、下から下地−配線層間絶縁膜1、下部
AN配線2(横断面が示される)、接続孔7に埋め込ま
れた電導体3はたとえばW(タングステン)をスパッタ
法ないし、CVD (化学的気相堆積)法により形成し
たものでありその上に上部Al配線5 (縦断面が示さ
れる)が形成されさらに、この上を最終保護膜6、たと
えば、CVD5i()2膜で覆っている。
AN配線2(横断面が示される)、接続孔7に埋め込ま
れた電導体3はたとえばW(タングステン)をスパッタ
法ないし、CVD (化学的気相堆積)法により形成し
たものでありその上に上部Al配線5 (縦断面が示さ
れる)が形成されさらに、この上を最終保護膜6、たと
えば、CVD5i()2膜で覆っている。
この実施例では、下部A/配線のアスペクト比(高さb
と幅aの比)はlであり、接続孔の径は下@IAl配線
の@aと等しい。
と幅aの比)はlであり、接続孔の径は下@IAl配線
の@aと等しい。
第2図に示すように、接続孔7の中心が少し横にずれて
下部A1配線20段差部の真上に位置するように開口さ
れる。したがって接続孔内に下部AZ配線側壁が、配線
の高さ全体にわたって露出し、ここに電導体3 (W)
が接触して充分な面での電気的接触が得られる。
下部A1配線20段差部の真上に位置するように開口さ
れる。したがって接続孔内に下部AZ配線側壁が、配線
の高さ全体にわたって露出し、ここに電導体3 (W)
が接触して充分な面での電気的接触が得られる。
本実施例によれば、下部Al配線幅をaとしたときに側
壁部による接触面積はaル、上部との接触面積は0.4
a2 となり、合計すれば1.4a2 となる。
壁部による接触面積はaル、上部との接触面積は0.4
a2 となり、合計すれば1.4a2 となる。
仮りに、従来技術による上面のみの接触を行った場合に
、接触面積はわずかに0 、8a2− でしかない。
、接触面積はわずかに0 、8a2− でしかない。
さらに接続孔径が1/2になると、従来技術では接触面
積が約0.2a2− と】/4になってしまうが本実施
例では約 0.6a2−と3/7である。
積が約0.2a2− と】/4になってしまうが本実施
例では約 0.6a2−と3/7である。
第5図ないし第6図は本発明を応用した実施例を示し、
部分的自己整合技術(セルファライン)により接続構造
を得る工程断面図である。
部分的自己整合技術(セルファライン)により接続構造
を得る工程断面図である。
第5図に示すように、下地絶縁膜1上の下部配線2を覆
うようにプラズマを利用したSi 02膜8を形成する
。
うようにプラズマを利用したSi 02膜8を形成する
。
この5402膜8は上方向よりデポジットされることに
より、下部配線2の側壁部では膜厚が小さいものとなる
。
より、下部配線2の側壁部では膜厚が小さいものとなる
。
次に第6図に示すようにホトレジスト技術により下部配
線の一方の側壁があくようにレジスト膜9のマスクを形
成する。
線の一方の側壁があくようにレジスト膜9のマスクを形
成する。
上記マスクを通して5iOe膜8をかるくエツチングす
ることにより、下部AI!配線のうすい側壁部が全面に
露出することになる。そのあと、AI!をスバフタし、
バターニングすることにより第7図に示すように下部A
I!配線と側壁部で接続する上部A7!配線5が形成さ
れる。
ることにより、下部AI!配線のうすい側壁部が全面に
露出することになる。そのあと、AI!をスバフタし、
バターニングすることにより第7図に示すように下部A
I!配線と側壁部で接続する上部A7!配線5が形成さ
れる。
この例では、マスクの形成にあたって特に高い精度を必
要としないから、部分的セルファライン技術として実施
することが可能となった。
要としないから、部分的セルファライン技術として実施
することが可能となった。
以上の実施例において、配線をAI!、接続孔内の電導
体をWとしたが、他の電導体を使用してもよく、また、
配線と接続孔内の電導体を同し物質たとえば、AZとす
ることもよい。
体をWとしたが、他の電導体を使用してもよく、また、
配線と接続孔内の電導体を同し物質たとえば、AZとす
ることもよい。
本発明は以上説明したように構成されているので、以下
に記載のような効果を奏する。
に記載のような効果を奏する。
上下の配線を接続するための接続孔の径が小さくなる場
合にも、側壁を利用して接触面積を確保できるので、接
続孔にl・要な面積を増大させることなく、接続抵抗の
増大ならびに信頼性の低下を防止できる。
合にも、側壁を利用して接触面積を確保できるので、接
続孔にl・要な面積を増大させることなく、接続抵抗の
増大ならびに信頼性の低下を防止できる。
配線の幅が配線の高さ以下に細くなった場合に特に有効
である。
である。
第1図は本発明の一実施例の/12層配線をもつ半導体
装置の接続孔部分の断面図である。 第2図は第1図に対応する平面図であって、そのA−A
断面が第1図に相当する。 第3図は従来例を示す半導体装置の接続孔部分の断面図
である。 第4図は第3図に対応する平面図でありで、そのA−A
断面が第3図に相当する。 第5図ないし第7図は本発明の応用例で部分的セルファ
ライン技術による接続孔部分の工程断面図である。 1・・・下地絶縁膜、 2・・・下部Af配線、3・・
・接続孔内電導体(W)、 4・・・層間絶縁膜、5・
・・上部AI!配線、 6・・・最終保護膜、7・・・
接続孔、 8・・・プラズマ5i02膜、9・・・レ
ジスト膜(マスク)。 第 1 図 第2図 7−蒋tI色)L 13図 を 第 4 図
装置の接続孔部分の断面図である。 第2図は第1図に対応する平面図であって、そのA−A
断面が第1図に相当する。 第3図は従来例を示す半導体装置の接続孔部分の断面図
である。 第4図は第3図に対応する平面図でありで、そのA−A
断面が第3図に相当する。 第5図ないし第7図は本発明の応用例で部分的セルファ
ライン技術による接続孔部分の工程断面図である。 1・・・下地絶縁膜、 2・・・下部Af配線、3・・
・接続孔内電導体(W)、 4・・・層間絶縁膜、5・
・・上部AI!配線、 6・・・最終保護膜、7・・・
接続孔、 8・・・プラズマ5i02膜、9・・・レ
ジスト膜(マスク)。 第 1 図 第2図 7−蒋tI色)L 13図 を 第 4 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に2層以上の配線が層間の絶縁膜層を
介して形成され、上層の配線と下層の配線とが重なる部
分で絶縁膜層にあけられた接続孔内の電導体を介して上
下の配線間の電気的接続がなされている半導体装置であ
って、上記接続孔の一部が下層の配線の段差部から側壁
部にかかってあけられ、上記側壁部を通して電気的接続
が行われることを特徴とする多層配線半導体装置。 2、請求項1に記載の多層配線半導体装置において、配
線はアルミニウムまたはアルミニウム系の合金により形
成されるとともに、接続孔内の電導はタングステンから
なる。 3、請求項1に記載の多層配線半導体装置において、接
続孔内の電導体は配線と同じ物質からなる。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31611990A JPH04188753A (ja) | 1990-11-22 | 1990-11-22 | 多層配線半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31611990A JPH04188753A (ja) | 1990-11-22 | 1990-11-22 | 多層配線半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04188753A true JPH04188753A (ja) | 1992-07-07 |
Family
ID=18073460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31611990A Pending JPH04188753A (ja) | 1990-11-22 | 1990-11-22 | 多層配線半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04188753A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760429A (en) * | 1993-06-01 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Multi-layer wiring structure having varying-sized cutouts |
US6559542B1 (en) | 1999-07-13 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
US10043852B2 (en) | 2015-08-11 | 2018-08-07 | Toshiba Memory Corporation | Magnetoresistive memory device and manufacturing method of the same |
-
1990
- 1990-11-22 JP JP31611990A patent/JPH04188753A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760429A (en) * | 1993-06-01 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Multi-layer wiring structure having varying-sized cutouts |
US6022804A (en) * | 1993-06-01 | 2000-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
US6559542B1 (en) | 1999-07-13 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
US10043852B2 (en) | 2015-08-11 | 2018-08-07 | Toshiba Memory Corporation | Magnetoresistive memory device and manufacturing method of the same |
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