JP3391447B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】（目次）
・産業上の利用分野
・従来の技術（図５）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
（１）第１の実施例（図１〜図３）
（２）第２の実施例（図４）
・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、配線接続部にアンチヒュー
ズを有するフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）などの半導体装置の製造方法に関する。近年、
半導体装置の多様な応用と顧客の多様なニーズに応える
ため、ゲートアレイとスタンダードセルの中間的な位置
づけとしてフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）と呼ばれるデバイスが脚光を浴びている。これ
は、顧客自身が任意の回路構成を行うことを可能とする
もので、原理は、アンチヒューズ等を配線接続部に介在
させ、顧客自身が電気的に配線間を接続等できるように
したものである。
に関し、更に詳しく言えば、配線接続部にアンチヒュー
ズを有するフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）などの半導体装置の製造方法に関する。近年、
半導体装置の多様な応用と顧客の多様なニーズに応える
ため、ゲートアレイとスタンダードセルの中間的な位置
づけとしてフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）と呼ばれるデバイスが脚光を浴びている。これ
は、顧客自身が任意の回路構成を行うことを可能とする
もので、原理は、アンチヒューズ等を配線接続部に介在
させ、顧客自身が電気的に配線間を接続等できるように
したものである。
【０００３】
【従来の技術】図５（ａ）従来例の配線接続部にアンチ
ヒューズを有するＦＰＧＡについて説明する断面図であ
る。図５（ａ）において、１は半導体基板及び半導体基
板上の下地絶縁膜からなる基板、２は基板１上の第１の
配線層で、Ａｌ合金層４が高融点金属を含むバリア導電
体層３，５により挟まれた構造となっている。６は第１
の配線層２を被覆する第１の層間絶縁膜、７は第１の配
線層２上の第１の層間絶縁膜６に形成されたビアホー
ル、８はビアホール７の底部のバリア導電体層５に接
し、かつバリア導電体層５を被覆するように選択的に形
成されている非晶質シリコン層、９は非晶質シリコン層
８と接し、かつ非晶質シリコン層８を被覆する第２の配
線層で、下層から順にバリア導電体層１０／Ａｌ合金層
１１の構成となっている。１２は第２の配線層９を被覆
する第２の層間絶縁膜、１３は第２の層間絶縁膜１２に
形成された第２のビアホール１４を介して第２の配線層
９と接続された第３の配線層である。なお、バリア導電
体層５，１０はそれぞれＡｌ合金層４，１１と非晶質シ
リコン層８との反応を防止するために介在している。
ヒューズを有するＦＰＧＡについて説明する断面図であ
る。図５（ａ）において、１は半導体基板及び半導体基
板上の下地絶縁膜からなる基板、２は基板１上の第１の
配線層で、Ａｌ合金層４が高融点金属を含むバリア導電
体層３，５により挟まれた構造となっている。６は第１
の配線層２を被覆する第１の層間絶縁膜、７は第１の配
線層２上の第１の層間絶縁膜６に形成されたビアホー
ル、８はビアホール７の底部のバリア導電体層５に接
し、かつバリア導電体層５を被覆するように選択的に形
成されている非晶質シリコン層、９は非晶質シリコン層
８と接し、かつ非晶質シリコン層８を被覆する第２の配
線層で、下層から順にバリア導電体層１０／Ａｌ合金層
１１の構成となっている。１２は第２の配線層９を被覆
する第２の層間絶縁膜、１３は第２の層間絶縁膜１２に
形成された第２のビアホール１４を介して第２の配線層
９と接続された第３の配線層である。なお、バリア導電
体層５，１０はそれぞれＡｌ合金層４，１１と非晶質シ
リコン層８との反応を防止するために介在している。
【０００４】このようなＦＰＧＡにおいては、顧客が、
所定の配線接続に基づいて、第１の配線層２と第２の配
線層９との間に電圧を印加することにより、非晶質シリ
コン層８を多結晶化して、高抵抗状態から低抵抗状態へ
と変化させる。その結果、第１の配線層２と第２の配線
層９とが電気的に導通し、ＦＰＧＡは所望の機能を有す
るようになる。
所定の配線接続に基づいて、第１の配線層２と第２の配
線層９との間に電圧を印加することにより、非晶質シリ
コン層８を多結晶化して、高抵抗状態から低抵抗状態へ
と変化させる。その結果、第１の配線層２と第２の配線
層９とが電気的に導通し、ＦＰＧＡは所望の機能を有す
るようになる。
【０００５】
【発明が解決しようとする課題】ところで、近年の高密
度化の要請により、図５（ｂ）に示すような配線接続方
法が採られるようになっている。即ち、第３の配線層13
ａを第１の配線層２と第２の配線層９とを接続するビア
ホール７の上側に配置するようになっている。しかし、
この場合、上側のビアホール14ａには下側のビアホール
７の凹みがそのまま引き継がれるため、ビアホール14ａ
を被覆して形成される第３の配線層13ａのステップカバ
レージが悪化するという問題がある。この問題は、更に
多くの多層配線が積層される場合には、半導体装置の高
密度化の妨げになる。
度化の要請により、図５（ｂ）に示すような配線接続方
法が採られるようになっている。即ち、第３の配線層13
ａを第１の配線層２と第２の配線層９とを接続するビア
ホール７の上側に配置するようになっている。しかし、
この場合、上側のビアホール14ａには下側のビアホール
７の凹みがそのまま引き継がれるため、ビアホール14ａ
を被覆して形成される第３の配線層13ａのステップカバ
レージが悪化するという問題がある。この問題は、更に
多くの多層配線が積層される場合には、半導体装置の高
密度化の妨げになる。
【０００６】本発明は、かかる従来の問題点に鑑みてな
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なＦ
ＰＧＡ等の半導体装置の製造方法を提供することを目的
とするものである。
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なＦ
ＰＧＡ等の半導体装置の製造方法を提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体装置の製造方法に係
り、第１の導電体層と第２の導電体層との間に非晶質半
導体層を形成し、該第１の導電体層と該第２の導電体層
との間に電圧を印加して該第１の導電体層と該第２の導
電体層とを電気的に導通させるアンチヒューズを有する
半導体装置の製造方法であって、半導体基板上に下地絶
縁膜を介して、前記第１の導電体層を形成する工程と、
該第１の導電体層上に層間絶縁膜を形成する工程と、該
層間絶縁膜に、前記第１の導電体層を露出する開口部を
形成する工程と、該開口部内に埋込み導電体を埋め込む
工程と、該埋込み導電体を覆う前記非晶質半導体層を形
成する工程と、該非晶質半導体層上に前記第２の導電体
層を形成する工程とを有することを特徴とし、請求項２
記載の発明は、請求項１記載の半導体装置の製造方法に
係り、前記非晶質半導体層を形成する工程は、前記埋め
込み導電体を覆い、前記層間絶縁膜上に延在する該非晶
質半導体層を形成した後、該非晶質半導体層をパターニ
ングすることを特徴とし、請求項３記載の発明は、請求
項１又は請求項２記載の半導体装置の製造方法に係り、
前記開口部内に前記埋込み導電体を埋め込む工程は、該
開口部内を埋め込み、前記層間絶縁膜上に延在する導電
体を形成した後、該層間絶縁膜上の該導電体を除去する
ことにより該埋込み導電体を該開口部内に埋め込むこと
を特徴としている。
め、請求項１記載の発明は、半導体装置の製造方法に係
り、第１の導電体層と第２の導電体層との間に非晶質半
導体層を形成し、該第１の導電体層と該第２の導電体層
との間に電圧を印加して該第１の導電体層と該第２の導
電体層とを電気的に導通させるアンチヒューズを有する
半導体装置の製造方法であって、半導体基板上に下地絶
縁膜を介して、前記第１の導電体層を形成する工程と、
該第１の導電体層上に層間絶縁膜を形成する工程と、該
層間絶縁膜に、前記第１の導電体層を露出する開口部を
形成する工程と、該開口部内に埋込み導電体を埋め込む
工程と、該埋込み導電体を覆う前記非晶質半導体層を形
成する工程と、該非晶質半導体層上に前記第２の導電体
層を形成する工程とを有することを特徴とし、請求項２
記載の発明は、請求項１記載の半導体装置の製造方法に
係り、前記非晶質半導体層を形成する工程は、前記埋め
込み導電体を覆い、前記層間絶縁膜上に延在する該非晶
質半導体層を形成した後、該非晶質半導体層をパターニ
ングすることを特徴とし、請求項３記載の発明は、請求
項１又は請求項２記載の半導体装置の製造方法に係り、
前記開口部内に前記埋込み導電体を埋め込む工程は、該
開口部内を埋め込み、前記層間絶縁膜上に延在する導電
体を形成した後、該層間絶縁膜上の該導電体を除去する
ことにより該埋込み導電体を該開口部内に埋め込むこと
を特徴としている。
【０００８】
【作用】本発明においては、第１の導電体層上の層間絶
縁膜の開口部に埋込み導電体を埋め込み、かつ、この埋
込み導電体を介して非晶質半導体層及び第２の導電体層
を第１の導電体層と接続している。従って、開口部の凹
みが平坦化された状態で非晶質半導体層及び第２の導電
体層が接続されるので、開口部における非晶質半導体層
及び第２の導電体層のステップカバレージの悪化を防止
することができる。これにより、ステップカバレージの
悪化による非晶質半導体層の断線等を防止しつつ、高密
度化を図ることができる。
縁膜の開口部に埋込み導電体を埋め込み、かつ、この埋
込み導電体を介して非晶質半導体層及び第２の導電体層
を第１の導電体層と接続している。従って、開口部の凹
みが平坦化された状態で非晶質半導体層及び第２の導電
体層が接続されるので、開口部における非晶質半導体層
及び第２の導電体層のステップカバレージの悪化を防止
することができる。これにより、ステップカバレージの
悪化による非晶質半導体層の断線等を防止しつつ、高密
度化を図ることができる。
【０００９】しかも、非晶質半導体層と接する、第１及
び第２の導電体層の一部の層が高融点金属を含む導電体
層とし、かつ埋込み導電体も高融点金属を含む導電体と
して、これらの導電体層或いは導電体をバリア導電体層
として用いることにより、第１及び第２の導電体層と非
晶質半導体層との反応を防止することができ、製造工程
上安定性のあるアンチヒューズを提供することができ
る。
び第２の導電体層の一部の層が高融点金属を含む導電体
層とし、かつ埋込み導電体も高融点金属を含む導電体と
して、これらの導電体層或いは導電体をバリア導電体層
として用いることにより、第１及び第２の導電体層と非
晶質半導体層との反応を防止することができ、製造工程
上安定性のあるアンチヒューズを提供することができ
る。
【００１０】
【実施例】（１）第１の実施例
図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ），図３（ｇ）
は、本発明の第１の実施例のアンチヒューズを有するＦ
ＰＧＡの作成方法について説明する断面図である。
は、本発明の第１の実施例のアンチヒューズを有するＦ
ＰＧＡの作成方法について説明する断面図である。
【００１１】図１（ａ）は、配線層上の層間絶縁膜にビ
アホールが形成された後の状態を示す断面図で、図中符
号１５は半導体基板及び半導体基板上の下地絶縁膜から
なる基板１５、１６は基板１５上に形成された第１の配
線層（第１の導電体層）で、下層から順次膜厚約1000Å
のＴｉＮ膜からなるバリア導電体層１７／膜厚約5000Å
のＡｌ合金膜からなる主配線層１８／膜厚約1000ÅのＴ
ｉＮ膜からなるバリア導電体層１９となるように、スパ
ッタリングにより形成されている。２０は膜厚約１μｍ
のＰＳＧ膜からなる第１の層間絶縁膜、２１は第１の配
線層１６上の第１の層間絶縁膜２０に形成された第１の
ビアホール（第１の開口部）である。
アホールが形成された後の状態を示す断面図で、図中符
号１５は半導体基板及び半導体基板上の下地絶縁膜から
なる基板１５、１６は基板１５上に形成された第１の配
線層（第１の導電体層）で、下層から順次膜厚約1000Å
のＴｉＮ膜からなるバリア導電体層１７／膜厚約5000Å
のＡｌ合金膜からなる主配線層１８／膜厚約1000ÅのＴ
ｉＮ膜からなるバリア導電体層１９となるように、スパ
ッタリングにより形成されている。２０は膜厚約１μｍ
のＰＳＧ膜からなる第１の層間絶縁膜、２１は第１の配
線層１６上の第１の層間絶縁膜２０に形成された第１の
ビアホール（第１の開口部）である。
【００１２】このような状態で、まず、図１（ｂ）に示
すように、ＣＶＤ法によりビアホール２１底部のバリア
導電体層１９上にタングステン（Ｗ）膜を選択的に形成
する。これにより、ビアホール２１内にはＷ膜からなる
埋込み導電体２２が埋め込まれ、平坦化される。次い
で、図１（ｃ）に示すように、ＣＶＤ法により、埋込み
導電体２２を被覆して膜厚約1000Åの非晶質シリコン層
（非晶質半導体層）２３を形成する。
すように、ＣＶＤ法によりビアホール２１底部のバリア
導電体層１９上にタングステン（Ｗ）膜を選択的に形成
する。これにより、ビアホール２１内にはＷ膜からなる
埋込み導電体２２が埋め込まれ、平坦化される。次い
で、図１（ｃ）に示すように、ＣＶＤ法により、埋込み
導電体２２を被覆して膜厚約1000Åの非晶質シリコン層
（非晶質半導体層）２３を形成する。
【００１３】次に、図２（ｄ）に示すように、埋込み導
電体２２を被覆するように非晶質シリコン層２３をパタ
ーニングしてアンチヒューズ23ａを形成する。次いで、
図２（ｅ）に示すように、膜厚約1000ÅのＴｉＮ膜／膜
厚約5000ÅのＡｌ合金膜をスパッタリングにより順次形
成した後、アンチヒューズ23ａを被覆するようにパター
ニングしてＴｉＮ膜のバリア導電体層２４／Ａｌ合金膜
の主配線層２５の２層の導電体層からなる第２の配線層
（第２の導電体層）２６を形成する。
電体２２を被覆するように非晶質シリコン層２３をパタ
ーニングしてアンチヒューズ23ａを形成する。次いで、
図２（ｅ）に示すように、膜厚約1000ÅのＴｉＮ膜／膜
厚約5000ÅのＡｌ合金膜をスパッタリングにより順次形
成した後、アンチヒューズ23ａを被覆するようにパター
ニングしてＴｉＮ膜のバリア導電体層２４／Ａｌ合金膜
の主配線層２５の２層の導電体層からなる第２の配線層
（第２の導電体層）２６を形成する。
【００１４】次に、ＣＶＤ法により膜厚約１μｍのＰＳ
Ｇ膜からなる第２の層間絶縁膜２７を形成した後、パタ
ーニングして第１のビアホール２１の形成領域の上側の
第２の層間絶縁膜２７に第２のビアホール（第２の開口
部）２８を形成する。このとき、第２のビアホール２８
の下側の第１のビアホール２１には埋込み導電体２２が
埋め込まれて平坦化されているので、第２のビアホール
２８には従来のように下側の第１のビアホール２１の凹
みが引き継がれず、ほぼ第２のビアホール２８の膜厚程
度の凹みが生じているに過ぎない（図２（ｆ））。
Ｇ膜からなる第２の層間絶縁膜２７を形成した後、パタ
ーニングして第１のビアホール２１の形成領域の上側の
第２の層間絶縁膜２７に第２のビアホール（第２の開口
部）２８を形成する。このとき、第２のビアホール２８
の下側の第１のビアホール２１には埋込み導電体２２が
埋め込まれて平坦化されているので、第２のビアホール
２８には従来のように下側の第１のビアホール２１の凹
みが引き継がれず、ほぼ第２のビアホール２８の膜厚程
度の凹みが生じているに過ぎない（図２（ｆ））。
【００１５】次いで、図３（ｇ）に示すように、膜厚約
１μｍのＡｌ合金膜をスパッタリングにより形成した
後、第２のビアホール２８を被覆するようにパターニン
グして第３の配線層２９を形成する。このとき、以上の
ように、本発明の第１の実施例のＦＰＧＡにおいては、
第２のビアホール２８は第１のビアホール２１の形成領
域の上側にあり、かつ第１のビアホール２１には埋込み
導電体２２が埋め込まれ、埋込み導電体２２を介して第
１及び第２の配線層１６，２６が接続されている。
１μｍのＡｌ合金膜をスパッタリングにより形成した
後、第２のビアホール２８を被覆するようにパターニン
グして第３の配線層２９を形成する。このとき、以上の
ように、本発明の第１の実施例のＦＰＧＡにおいては、
第２のビアホール２８は第１のビアホール２１の形成領
域の上側にあり、かつ第１のビアホール２１には埋込み
導電体２２が埋め込まれ、埋込み導電体２２を介して第
１及び第２の配線層１６，２６が接続されている。
【００１６】従って、第２のビアホール２８が第１のビ
アホール２１の形成領域の上側にあっても、第１のビア
ホール２１の凹みは第２のビアホール２８に引き継がれ
ることはないので、第２のビアホール２８を被覆して形
成される第３の配線層２９のステップカバレージの悪化
を防止することができる。これにより、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
アホール２１の形成領域の上側にあっても、第１のビア
ホール２１の凹みは第２のビアホール２８に引き継がれ
ることはないので、第２のビアホール２８を被覆して形
成される第３の配線層２９のステップカバレージの悪化
を防止することができる。これにより、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
【００１７】また、非晶質シリコン層２３と接する、第
１の配線層１６の上層及び第２の配線層２６の下層がＴ
ｉＮ膜からなる高融点金属膜であり、かつ埋込み導電体
２２もＷ膜からなる高融点金属体であるので、これらの
導電体層１９，２４或いは埋込み導電体２２は非晶質シ
リコン層２３とＡｌ合金膜からなる主配線層１８，２５
との間の相互拡散のバリアとなるので、第１及び第２の
配線層１６，２６と非晶質シリコン層２３との反応を防
止することができ、製造工程上安定性のあるアンチヒュ
ーズ23ａを提供することができる。
１の配線層１６の上層及び第２の配線層２６の下層がＴ
ｉＮ膜からなる高融点金属膜であり、かつ埋込み導電体
２２もＷ膜からなる高融点金属体であるので、これらの
導電体層１９，２４或いは埋込み導電体２２は非晶質シ
リコン層２３とＡｌ合金膜からなる主配線層１８，２５
との間の相互拡散のバリアとなるので、第１及び第２の
配線層１６，２６と非晶質シリコン層２３との反応を防
止することができ、製造工程上安定性のあるアンチヒュ
ーズ23ａを提供することができる。
【００１８】なお、実施例では、第１の配線層１６の下
層及び上層にバリア導電体層１７，１９を形成している
が、埋込み導電体２２がＷ膜からなる高融点金属体であ
るので、埋込み導電体２２がＡｌ合金膜１８に対してバ
リア層になる。従って、バリア導電体層１７，１９をと
もに形成せずにＡｌ合金膜１８のみで第１の配線層を構
成してもよい。
層及び上層にバリア導電体層１７，１９を形成している
が、埋込み導電体２２がＷ膜からなる高融点金属体であ
るので、埋込み導電体２２がＡｌ合金膜１８に対してバ
リア層になる。従って、バリア導電体層１７，１９をと
もに形成せずにＡｌ合金膜１８のみで第１の配線層を構
成してもよい。
【００１９】また、バリア導電体層１７，１９，２４と
してＴｉＮ膜を用いているが、ＴｉＷ膜等バリア性を有
する他の高融点金属を含む導電体層を用いてもよいし、
或いはＭｏ膜，Ｗ膜，Ｔｉ膜等バリア性を有する高融点
金属膜のみを用いてもよい。更に、第１の導電体層を第
１の配線層１６としているが、ドレイン領域層等の形成
された半導体基板としてもよい。
してＴｉＮ膜を用いているが、ＴｉＷ膜等バリア性を有
する他の高融点金属を含む導電体層を用いてもよいし、
或いはＭｏ膜，Ｗ膜，Ｔｉ膜等バリア性を有する高融点
金属膜のみを用いてもよい。更に、第１の導電体層を第
１の配線層１６としているが、ドレイン領域層等の形成
された半導体基板としてもよい。
【００２０】また、非晶質半導体層として非晶質シリコ
ン層２３を用いているが、他の非晶質半導体層を用いる
こともできる。更に、３層の配線層１６，２６，２９の
場合に適用しているが、４層以上の配線層にも適用可能
である。また、第２のビアホール２８内には埋込み導電
体が埋め込まれていないが、第２のビアホール２８内に
埋め込んでもよい。これにより、第３の配線層のステッ
プカバレージを向上させることができる。
ン層２３を用いているが、他の非晶質半導体層を用いる
こともできる。更に、３層の配線層１６，２６，２９の
場合に適用しているが、４層以上の配線層にも適用可能
である。また、第２のビアホール２８内には埋込み導電
体が埋め込まれていないが、第２のビアホール２８内に
埋め込んでもよい。これにより、第３の配線層のステッ
プカバレージを向上させることができる。
【００２１】更に、第１の配線層１６に接して埋込み導
電体２２を形成した後、この埋込み導電体２２を被覆し
て非晶質シリコン層２３が形成されているが、第１の配
線層に接して非晶質シリコン層を選択的に形成した後、
非晶質シリコン層を被覆して埋込み導電体を形成するこ
とも可能である。また、第１及び第２の配線層１６，２
６間にアンチヒューズ23ａとしての非晶質シリコン層を
介在させているが、非晶質シリコン層を介在させない通
常の配線層間等の接続にも適用することができる。
電体２２を形成した後、この埋込み導電体２２を被覆し
て非晶質シリコン層２３が形成されているが、第１の配
線層に接して非晶質シリコン層を選択的に形成した後、
非晶質シリコン層を被覆して埋込み導電体を形成するこ
とも可能である。また、第１及び第２の配線層１６，２
６間にアンチヒューズ23ａとしての非晶質シリコン層を
介在させているが、非晶質シリコン層を介在させない通
常の配線層間等の接続にも適用することができる。
【００２２】更に、埋込み導電体２２をＣＶＤ法による
選択成長により形成しているが、ＣＶＤ法によるブラン
ケット成長により全面に導電体を形成し、その後エッチ
バックして形成することもできる。 （２）第２の実施例次に、第２の実施例について図４を
参照しながら説明する。
選択成長により形成しているが、ＣＶＤ法によるブラン
ケット成長により全面に導電体を形成し、その後エッチ
バックして形成することもできる。 （２）第２の実施例次に、第２の実施例について図４を
参照しながら説明する。
【００２３】図４において、図３（ｇ）と異なるところ
は、第１の配線層１６と第２の配線層３０との間にアン
チヒューズ23ａが設けられているほかに、第２の配線層
３０と第３の配線層３６との間にもアンチヒューズ３５
が設けられていることである。これにより、更に複雑な
論理構成に対応することが可能である。また、これに伴
い第２の配線層３０の上層、及び第３の配線層３６の下
層にバリア導電体層３１，３７が形成されていることで
ある。更に、第２のビアホール（第２の開口部）３３内
にも埋込み導電体３４が埋め込まれていることである。
は、第１の配線層１６と第２の配線層３０との間にアン
チヒューズ23ａが設けられているほかに、第２の配線層
３０と第３の配線層３６との間にもアンチヒューズ３５
が設けられていることである。これにより、更に複雑な
論理構成に対応することが可能である。また、これに伴
い第２の配線層３０の上層、及び第３の配線層３６の下
層にバリア導電体層３１，３７が形成されていることで
ある。更に、第２のビアホール（第２の開口部）３３内
にも埋込み導電体３４が埋め込まれていることである。
【００２４】このような本発明の第２の実施例のＦＰＧ
Ａによれば、第２のビアホール３３が第１のビアホール
２１の形成領域の上側にあっても、第１のビアホール２
１の凹みは第２のビアホール３３に引き継がれることは
なく、また、第２のビアホール３３にも埋込み導電体３
４が埋め込まれているので、第２のビアホール３３を被
覆して形成される第３の配線層３６のステップカバレー
ジの悪化を防止することができる。
Ａによれば、第２のビアホール３３が第１のビアホール
２１の形成領域の上側にあっても、第１のビアホール２
１の凹みは第２のビアホール３３に引き継がれることは
なく、また、第２のビアホール３３にも埋込み導電体３
４が埋め込まれているので、第２のビアホール３３を被
覆して形成される第３の配線層３６のステップカバレー
ジの悪化を防止することができる。
【００２５】これにより、ステップカバレージの悪化を
防止しつつ、高密度化を図ることができる。
防止しつつ、高密度化を図ることができる。
【００２６】
【発明の効果】以上のように、本発明においては、第１
の導電体層上の層間絶縁膜の開口部に埋込み導電体を埋
め込み、かつ、この埋込み導電体を介して非晶質半導体
層及び第２の導電体層を第１の導電体層と接続してい
る。従って、開口部の凹みが平坦化された状態で非晶質
半導体層及び第２の導電体層が接続されるので、開口部
における非晶質半導体層及び第２の導電体層のステップ
カバレージの悪化を防止し、これにより、非晶質半導体
層の断線等を防止しつつ、高密度化を図ることができ
る。
の導電体層上の層間絶縁膜の開口部に埋込み導電体を埋
め込み、かつ、この埋込み導電体を介して非晶質半導体
層及び第２の導電体層を第１の導電体層と接続してい
る。従って、開口部の凹みが平坦化された状態で非晶質
半導体層及び第２の導電体層が接続されるので、開口部
における非晶質半導体層及び第２の導電体層のステップ
カバレージの悪化を防止し、これにより、非晶質半導体
層の断線等を防止しつつ、高密度化を図ることができ
る。
【００２７】しかも、非晶質半導体層と接する、第１及
び第２の導電体層の一部の層が高融点金属を含む導電体
層とし、かつ埋込み導電体も高融点金属を含む導電体と
して、これらの導電体層或いは導電体をバリア導電体層
として用いることにより、第１及び第２の導電体層と非
晶質半導体層との反応を防止することができ、製造工程
上安定性のあるアンチヒューズを提供することができ
る。
び第２の導電体層の一部の層が高融点金属を含む導電体
層とし、かつ埋込み導電体も高融点金属を含む導電体と
して、これらの導電体層或いは導電体をバリア導電体層
として用いることにより、第１及び第２の導電体層と非
晶質半導体層との反応を防止することができ、製造工程
上安定性のあるアンチヒューズを提供することができ
る。
【図１】本発明の第１の実施例について説明する断面図
（その１）である。
（その１）である。
【図２】本発明の第１の実施例について説明する断面図
（その２）である。
（その２）である。
【図３】本発明の第１の実施例について説明する断面図
（その３）である。
（その３）である。
【図４】本発明の第２の実施例について説明する断面図
である。
である。
【図５】従来例について説明する断面図である。
１５ 基板、
１６ 第１の配線層（第１の導電体層）、
１７，１９，２４，３１，３７ バリア導電体層、
１８，２５，３８ 主配線層、
２０ 第１の層間絶縁膜、
２１ 第１のビアホール（第１の開口部）、
２２，３４ 埋込み導電体、
２３ 非晶質シリコン層（非晶質半導体層）、
23ａ，３５ アンチヒューズ、
２５，３０ 第２の配線層（第２の導電体層）、
２７，３２ 第２の層間絶縁膜、
２８，３３ 第２のビアホール（第２の開口部）、
２９，３６ 第３の配線層（第３の導電体層）。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/3205
H01L 21/768
Claims (3)
- 【請求項１】 第１の導電体層と第２の導電体層との間
に非晶質半導体層を形成し、該第１の導電体層と該第２
の導電体層との間に電圧を印加して該第１の導電体層と
該第２の導電体層とを電気的に導通させるアンチヒュー
ズを有する半導体装置の製造方法であって、 半導体基板上に下地絶縁膜を介して、前記第１の導電体
層を形成する工程と、 該第１の導電体層上に層間絶縁膜を形成する工程と、 該層間絶縁膜に、前記第１の導電体層を露出する開口部
を形成する工程と、 該開口部内に埋込み導電体を埋め込む工程と、 該埋込み導電体を覆う前記非晶質半導体層を形成する工
程と、 該非晶質半導体層上に前記第２の導電体層を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記非晶質半導体層を形成する工程は、
前記埋め込み導電体を覆い、前記層間絶縁膜上に延在す
る該非晶質半導体層を形成した後、該非晶質半導体層を
パターニングすることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記開口部内に前記埋込み導電体を埋め
込む工程は、該開口部内を埋め込み、前記層間絶縁膜上
に延在する導電体を形成した後、該層間絶縁膜上の該導
電体を除去することにより該埋込み導電体を該開口部内
に埋め込むことを特徴とする請求項１又は請求項２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006799A JP3391447B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006799A JP3391447B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27581591A Division JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244343A JP2001244343A (ja) | 2001-09-07 |
| JP3391447B2 true JP3391447B2 (ja) | 2003-03-31 |
Family
ID=18874634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006799A Expired - Lifetime JP3391447B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391447B2 (ja) |
-
2001
- 2001-01-15 JP JP2001006799A patent/JP3391447B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001244343A (ja) | 2001-09-07 |
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