JPH05114653A

JPH05114653A - 半導体装置

Info

Publication number: JPH05114653A
Application number: JP27581691A
Authority: JP
Inventors: Masaya Otsuki; 雅也大槻
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-23
Filing date: 1991-10-23
Publication date: 1993-05-07

Abstract

(57)【要約】【目的】本発明は、配線層間の接続部にアンチヒューズ
を有するＦＰＧＡなどの半導体装置に関し、配線層が多
層化された場合でも、ステップカバレージの悪化を防止
しつつ、高密度化が可能なＦＰＧＡ等の半導体装置を提
供することを目的とする。【構成】絶縁層１５と、該絶縁層１５上の第１の配線層
２４と、該第１の配線層２４上の非晶質半導体層２８
と、前記第１の配線層２４及び非晶質半導体層２８を被
覆する層間絶縁膜２５と、該層間絶縁膜２５上の第２の
配線層２６とを少なくとも有する半導体装置であって、
前記第１の配線層２４及び非晶質半導体層２８上の層間
絶縁膜２５及び第２の配線層２６を貫通する開口部２７
と、該開口部２７に埋め込まれ、かつ前記非晶質半導体
層２８及び前記開口部２７の側壁の第２の配線層２６に
接する埋込み導電体２９とを含み構成する。

Description

【発明の詳細な説明】

【０００１】（目次）・産業上の利用分野・従来の技術（図１１）・発明が解決しようとする課題・課題を解決するための手段・作用・実施例（１）第１，第２の実施例（図１）（２）第３〜第５の実施例（図２）（３）第６，第７の実施例（図３）（４）第８の実施例（図４，図５）（５）第９の実施例（図６〜図８）（６）第１０の実施例（図９，図１０）・発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しく言えば、配線層間の接続部にアンチヒューズを
有するフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）などの半導体装置に関する。

【０００３】

【従来の技術】図１１（ａ），（ｂ）は、従来例の配線
層間の接続部にアンチヒューズを有するフィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）について説明する
断面図である。

【０００４】図１１（ａ）において、１は半導体基板及
び半導体基板上の下地絶縁膜からなる基板、２は基板１
上の第１の配線層で、Ａｌ合金層４が高融点金属を含む
バリア導電体層３，５により挟まれた構造となってい
る。６は第１の配線層２を被覆する第１の層間絶縁膜、
７は第１の配線層２上の第１の層間絶縁膜６に形成され
たビアホール、８はビアホール７の底部のバリア導電体
層５に接し、かつバリア導電体層５を被覆するように選
択的に形成されている非晶質シリコン層、９は非晶質シ
リコン層８と接し、かつ非晶質シリコン層８を被覆する
第２の配線層で、下層から順にバリア導電体層１０／Ａ
ｌ合金層１１の構成となっている。１２は第２の配線層
９を被覆する第２の層間絶縁膜、１３は第２の層間絶縁
膜１２に形成された第２のビアホール１４を介して第２
の配線層９と接続された第３の配線層である。なお、バ
リア導電体層５，１０はそれぞれＡｌ合金層４，１１と
非晶質シリコン層８との反応を防止するために介在して
いる。

【０００５】このようなＦＰＧＡにおいては、顧客が、
所定の配線接続に基づいて、第１の配線層２と第２の配
線層９との間に電圧を印加することにより、高抵抗状態
から低抵抗状態へと変化させる。その結果、第１の配線
層２と第２の配線層９とが電気的に導通し、ＦＰＧＡは
所望の機能を有するようになる。

【０００６】

【発明が解決しようとする課題】ところで、近年の高密
度化の要請により、図１１（ｂ）に示すような配線接続
方法が採られるようになっている。即ち、第３の配線層
13ａを第１の配線層２と第２の配線層９とを接続するビ
アホール７の上側に配置するようになっている。

【０００７】しかし、この場合、上側のビアホール14ａ
には下側のビアホール７の凹みがそのまま引き継がれる
ため、ビアホール14ａを被覆して形成される第３の配線
層13ａのステップカバレージが悪化するという問題があ
る。この問題は、更に多くの多層配線が積層される場合
には、半導体装置の高密度化の妨げになる。

【０００８】本発明は、かかる従来の問題点に鑑みてな
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なＦ
ＰＧＡ等の半導体装置を提供することを目的とするもの
である。

【０００９】

【課題を解決するための手段】上記課題は、第１に、絶
縁層と、該絶縁層上の第１の配線層と、該第１の配線層
上の非晶質半導体層と、前記第１の配線層及び非晶質半
導体層を被覆する層間絶縁膜と、該層間絶縁膜上の第２
の配線層とを少なくとも有する半導体装置であって、前
記第１の配線層及び非晶質半導体層上の層間絶縁膜及び
第２の配線層を貫通する開口部と、該開口部に埋め込ま
れ、かつ前記非晶質半導体層及び前記開口部の側壁の第
２の配線層に接する埋込み導電体とを有することを特徴
とする半導体装置によって達成され、第２に、絶縁層
と、該絶縁層上の第１の配線層と、前記第１の配線層を
被覆する層間絶縁膜と、該層間絶縁膜上の第２の配線層
とを少なくとも有する半導体装置であって、前記層間絶
縁膜及び第２の配線層を貫通する開口部と、少なくとも
該開口部の底部の第１の配線層又は該開口部の側壁の第
２の配線層を被覆する非晶質半導体層と、該開口部に埋
め込まれ、かつ前記非晶質半導体層及び開口部の側壁の
第２の配線層、又は前記非晶質半導体層及び開口部の底
部の第１の配線層、又は前記非晶質半導体層と接する埋
込み導電体とを有することを特徴とする半導体装置によ
って達成され、第３に、絶縁層と、該絶縁層上の第１の
配線層と、該第１の配線層を被覆する層間絶縁膜と、該
層間絶縁膜上の第２の配線層とを少なくとも有する半導
体装置であって、前記第１の配線層，層間絶縁膜及び第
２の配線層を貫通する開口部と、少なくとも該開口部の
側壁の第１の配線層又は該開口部の側壁の第２の配線層
を被覆する非晶質半導体層と、該開口部に埋め込まれ、
かつ前記非晶質半導体層及び開口部の側壁の第２の配線
層、又は前記非晶質半導体層及び開口部の側壁の第１の
配線層、又は前記非晶質半導体層と接する埋込み導電体
とを有することを特徴とする半導体装置によって達成さ
れ、第４に、第１，第２又は第３の発明に記載の第２の
配線層を被覆する層間絶縁膜と、第１，第２又は第３の
発明に記載の開口部と連接するように形成された前記層
間絶縁膜の開口部と、第１，第２又は第３の発明に記載
の開口部に埋め込まれた埋込み導電体と同一の材料から
なる埋込み導電体と、該埋込み導電体と接し、かつ該埋
込み導電体を被覆するように形成された第３の配線層と
を有することを特徴とする半導体装置によって達成さ
れ、第５に、前記埋込み導電体が高融点金属を含む導電
体であり、かつ前記非晶質半導体層と第１又は第２の配
線層との間に高融点金属を含むバリア導電体層が介在し
ていることを特徴とする第１，第２，第３又は第４の発
明に記載の半導体装置によって達成される。

【００１０】

【作用】本発明の半導体装置においては、第１に、第１
の配線層／層間絶縁膜／第２の配線層の構成において、
層間絶縁膜／第２の配線層を貫通する開口部、又は第１
の配線層／層間絶縁膜／第２の配線層を貫通する開口部
と、少なくとも開口部内の第１の配線層又は第２の配線
層を被覆する非晶質半導体層と、開口部に埋め込まれ、
かつ非晶質半導体層及び開口部内の第２の配線層、又は
非晶質半導体層及び開口部内の第１の配線層、又は非晶
質半導体層と接する埋込み導電体とを有している。即
ち、開口部には埋込み導電体が埋め込まれて平坦化が図
られるとともに、開口部内の第１の配線層と非晶質半導
体層との間、又は非晶質半導体層と第２の配線層との間
は埋込み導電体により互いに接続されている。これによ
り、第１の配線層と第２の配線層との間には非晶質半導
体層が介在することになる。

【００１１】第２に、前記第２の配線層を被覆し、かつ
前記開口部と連接する層間絶縁膜が積層され、更に、開
口部に埋込み導電体が埋め込まれている。そして、埋込
み導電体に接し、かつ埋込み導電体を被覆する第３の配
線層が形成されている。即ち、３層の配線層の接続が可
能となる。

【００１２】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズを有する半導体装置を提供することができ
る。また、高融点金属を含むバリア導電体層及び高融点
金属を含む埋込み導電体により非晶質半導体層を挟むこ
とにより、配線層と非晶質半導体層との間の反応を防止
し、製造工程上、熱的安定性を保持することができる。

【００１３】

【実施例】（１）第１，第２の実施例図１（ａ），（ｂ）は、それぞれ本発明の第１，第２の
実施例のＦＰＧＡについて説明する断面図である。

【００１４】図１（ａ）において、１５は半導体基板及
び半導体基板上の下地絶縁膜とからなる基板（絶縁
層）、１６は基板１５上に形成された膜厚約０．７μｍ
のＡｌ合金膜からなる第１の配線層、１７は第１の配線
層１６上に形成された膜厚約1000Åの非晶質シリコン膜
からなるアンチヒューズ（非晶質半導体層）、１８は第
１の配線層１６を被覆する膜厚約０．８μｍのＰＳＧ膜
からなる層間絶縁膜、１９は層間絶縁膜１８上に形成さ
れた膜厚約０．７μｍのＡｌ合金膜からなる第２の配線
層、２０は第１の配線層１６上の層間絶縁膜１８及び第
２の配線層１９を貫通する開口部、２１は開口部２０に
埋め込まれたタングステン（Ｗ）からなる埋込み導電体
である。

【００１５】以上のような本発明の第１の実施例のＦＰ
ＧＡにおいては、開口部２０には埋込み導電体２１が埋
め込まれて平坦化が図られるとともに、開口部２０内の
第２の配線層１９とアンチヒューズ１７との間は埋込み
導電体２１により互いに接続されている。これにより、
第１の配線層１６と第２の配線層１９との間にアンチヒ
ューズ１７が介在することになる。

【００１６】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズ１７を有するＦＰＧＡを提供することができ
る。また、図１（ｂ）において、２２は図１（ａ）の第
２の配線層１９を被覆する膜厚約０．８μｍのＰＳＧ膜
からなる層間絶縁膜、20ａは第１の配線層１６上の層間
絶縁膜１８，第２の配線層１９及び層間絶縁膜２２を貫
通する開口部、21ａは開口部20ａに埋め込まれたタング
ステン（Ｗ）からなる埋込み導電体である。なお、他の
符号については、図１（ａ）と同じ符号で示すものは、
図１（ａ）と同じものを示す。

【００１７】以上のような本発明の第２の実施例のＦＰ
ＧＡによれば、３層の配線層１６，１９及び２３の接続
が可能となる。これにより、ステップカバレージの悪化
を防止しつつ、配線層の多層化及び高密度化が可能なア
ンチヒューズを有する半導体装置を提供することができ
る。

【００１８】なお、上記の実施例では、２層の配線層を
有するＦＰＧＡに本発明を適用しているが、３層以上の
配線層を有するＦＰＧＡにも本発明を適用可能である。（２）第３〜第５の実施例図２（ａ）〜（ｃ）は、それぞれ本発明の第３〜第５の
実施例のＦＰＧＡについて説明する断面図である。

【００１９】図２（ａ）において、１５は半導体基板及
び半導体基板上の下地絶縁膜とからなる基板（絶縁
層）、２４は基板１５上に形成された膜厚約０．７μｍ
のＡｌ合金膜からなる第１の配線層、２５は第１の配線
層２４を被覆する膜厚約０．８μｍのＰＳＧ膜からなる
層間絶縁膜、２６は層間絶縁膜２５上に形成された膜厚
約０．７μｍのＡｌ合金膜からなる第２の配線層、２７
は第１の配線層２４，層間絶縁膜２５及び第２の配線層
２６を貫通する開口部、２８は開口部２７の側壁の第１
の配線層２４と接し、かつ第１の配線層２４を被覆する
ように形成された膜厚約1000Åの非晶質シリコン膜から
なるアンチヒューズ（非晶質半導体層）、２９は開口部
２７に埋め込まれたタングステン（Ｗ）からなる埋込み
導電体である。

【００２０】また、図２（ｂ）において、図２（ａ）と
異なるところは、開口部２７の底部にはアンチヒューズ
（非晶質半導体層）３０が存在しないことである。例え
ば、開口部２７の側壁及び底部を被覆して形成された非
晶質半導体層を異方性エッチングすることにより形成す
ることができる。なお、図中符号３１は開口部２７に埋
め込まれたタングステン（Ｗ）からなる埋込み導電体
で、他の符号については、図２（ａ）と同じ符号で示す
ものは図２（ａ）と同じものを示す。

【００２１】以上のような本発明の第３，第４の実施例
のＦＰＧＡにおいては、開口部２７には埋込み導電体２
９，３１が埋め込まれて平坦化が図られるとともに、開
口部２７内の第２の配線層２６とアンチヒューズ２８，
３０との間は埋込み導電体２９，３１により互いに接続
されている。これにより、第１の配線層２４と第２の配
線層２６との間にアンチヒューズ２８が介在することに
なる。

【００２２】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズ２８，３０を有するＦＰＧＡを提供すること
ができる。

【００２３】更に、図２（ｃ）において、図２（ａ）と
異なるところは、開口部２７の側壁全体にアンチヒュー
ズ（非晶質半導体層）３１が被覆され、開口部２７の側
壁の第１の配線層２４及び第２の配線層２６と接してい
ることである。即ち、第１の配線層２４と第２の配線層
２６との間に、図２（ｃ）のアンチヒューズ（非晶質半
導体層）の２倍の膜厚のアンチヒューズ（非晶質半導体
層）３２が介在していることになる。例えば、開口部２
７の側壁及び底部を被覆して形成された非晶質半導体層
をフォトリソグラフィー技術を用いてパターニングする
ことにより形成することができる。なお、図中符号３３
は開口部２７に埋め込まれたタングステン（Ｗ）からな
る埋込み導電体で、他の符号については、図２（ａ）と
同じ符号で示すものは図２（ａ）と同じものを示す。

【００２４】以上のような本発明の第５の実施例のＦＰ
ＧＡにおいては、開口部２７には埋込み導電体３３が埋
め込まれて平坦化が図られるとともに、開口部２７内の
第１の配線層２４と接続するアンチヒューズ３２と第２
の配線層２６と接続するアンチヒューズ３２との間は埋
込み導電体３３により互いに接続されている。これによ
り、第１の配線層２４と第２の配線層２６との間にアン
チヒューズ３２が介在することになる。

【００２５】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズ３２を有するＦＰＧＡを提供することができ
る。なお、第３〜第５の実施例では、第１の配線層２４
も開口部２７により貫通されて側壁でアンチヒューズ２
８，３０，３２との接触をとっているが、第１の配線層
２４はそのまま残して開口部２９，３１，３３の底部に
露出させ、第１の配線層２４の上部でアンチヒューズ２
８，３０，３２との接触をとってもよい。

【００２６】（３）第６，第７の実施例図３（ａ），（ｂ）は、それぞれ本発明の第６，第７の
実施例のＦＰＧＡについて説明する断面図である。

【００２７】図３（ａ）において、１５は半導体基板及
び半導体基板上の下地絶縁膜とからなる基板（絶縁
層）、３４は基板１５上に形成された膜厚約０．７μｍ
のＡｌ合金膜からなる第１の配線層、３５は第１の配線
層３４を被覆する膜厚約０．８μｍのＰＳＧ膜からなる
層間絶縁膜、３６は層間絶縁膜３５上に形成された膜厚
約０．７μｍのＡｌ合金膜からなる第２の配線層、３７
は第１の配線層３４上方の第２の配線層３６を貫通する
第１の開口部、３８は第１の開口部３７の側壁の第２の
配線層３６と接し、かつ側壁の第２の配線層３６を被覆
するように形成された膜厚約1000Åの非晶質シリコン膜
からなるアンチヒューズ（非晶質半導体層）、３９は第
１の開口部37ａの下方の層間絶縁膜３５を第１の開口部
37ａとほぼ同じ幅で貫通する第２の開口部、４０は第１
及び第２の開口部37ａ，３９に埋め込まれたタングステ
ン（Ｗ）からなる埋込み導電体である。なお、第１の開
口部37ａと第２の開口部３９とが埋込み導電体３９を埋
め込むべき開口部である。

【００２８】また、図３（ｂ）において、図３（ａ）と
異なるところは、開口部39ａの底部の第１の配線層34ａ
にも貫通口が形成されていることである。以上のような
本発明の第６，第７の実施例のＦＰＧＡにおいては、開
口部37ａ／３９，37ａ／39ａには埋込み導電体４０が埋
め込まれて平坦化が図られるとともに、開口部37ａ／３
９，37ａ／39ａ内の第１の配線層３４，34ａとアンチヒ
ューズ３８との間は埋込み導電体４０により互いに接続
されている。これにより、第１の配線層３４，34ａと第
２の配線層３６との間にアンチヒューズ３８が介在する
ことになる。

【００２９】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズ３８を有するＦＰＧＡを提供することができ
る。（４）第８の実施例図４（ａ）〜（ｃ），図５（ｄ），（ｅ）は、本発明の
第８の実施例のＦＰＧＡの製造方法について説明する断
面図である。図５（ｅ）は完成図であるが、図１（ａ）
と異なるところは、第１の配線層４４の上部に高融点金
属を含むバリア導電体層４２が形成されていることであ
る。

【００３０】まず、図４（ａ）に示すように、半導体基
板及び半導体基板上の下地絶縁膜とからなる基板（絶縁
層）１５上に、膜厚約０．７μｍのＡｌ合金膜41ａとＴ
ｉＮ膜42ａをスパッタリングにより形成した後、化学気
相成長（以下ＣＶＤと称す）法により膜厚約1000Åの非
晶質シリコン膜43ａを形成する。

【００３１】次いで、フォトリソグラフィー技術により
同じマスクを用いて非晶質シリコン膜43ａＴｉＮ膜42ａ
Ａｌ合金膜41ａを順次パターニングして、主配線層４１
／バリア導電体層４２からなる第１の配線層４４とアン
チヒューズ（非晶質半導体層）４３とを形成する（図４
（ｂ））。

【００３２】次に、ＣＶＤ法により膜厚約１μｍのＰＳ
Ｇ膜からなる層間絶縁膜４５を形成して第１の配線層４
４及びアンチヒューズ４３を被覆する。続いて、層間絶
縁膜４５上にスパッタ法により膜厚約０．７μｍのＡｌ
合金膜を形成する。続いて、Ａｌ合金膜をパターニング
して第１の配線層４４と交差する第２の配線層４６を形
成する（図４（ｃ））。

【００３３】次いで、第１の配線層４４の上方の層間絶
縁膜４５及び第２の配線層４６を不図示の同じレジスト
マスクを用いて選択的に順次エッチング・除去し、層間
絶縁膜４５及び第２の配線層４６を貫通する開口部４７
を形成する（図５（ｄ））。

【００３４】次に、ＣＶＤ法による選択成長法により開
口部４７内にＷからなる埋込み導電体４８を埋め込む
と、ＦＰＧＡが完成する（図５（ｅ））。以上のように
して作成されたＦＰＧＡによれば、ＴｉＮ膜からなるバ
リア導電体層４２及びＷからなる埋込み導電体４８によ
りアンチヒューズ４３を挟むことにより、第１及び第２
の配線層４４，４６とアンチヒューズ４３との間の反応
を防止し、製造工程上、熱的安定性を保持することがで
きる。

【００３５】（５）第９の実施例図６（ａ）〜（ｃ），図７（ｄ）〜（ｆ），図８（ｇ）
〜（ｉ）は、本発明の第９の実施例のＦＰＧＡの製造方
法について説明する断面図である。図８（ｉ）は完成図
であるが、図２（ａ）と異なるところは、開口部の側壁
の第１の配線層とアンチヒューズとの間に高融点金属を
含むバリア導電体層が介在していることである。

【００３６】まず、図６（ａ）に示すように、半導体基
板及び半導体基板上の下地絶縁膜とからなる基板１５上
に、膜厚約０．７μｍのＡｌ合金膜49ａをスパッタリン
グにより形成する。

【００３７】次いで、フォトリソグラフィー技術により
Ａｌ合金膜49ａをパターニングして、第１の配線層４９
を形成する（図６（ｂ））。次に、ＣＶＤ法により膜厚
約１μｍのＰＳＧ膜からなる層間絶縁膜５０を形成して
第１の配線層４９を被覆する。続いて、層間絶縁膜５０
上にスパッタ法により膜厚約０．７μｍのＡｌ合金膜を
形成する。続いて、Ａｌ合金膜をパターニングして第１
の配線層４９と交差する第２の配線層５１を形成する
（図６（ｃ））。

【００３８】次いで、第１の配線層４９，第１の配線層
４９上方の層間絶縁膜５０及び第２の配線層５１を不図
示の同じレジストマスクを用いて選択的に順次エッチン
グ・除去し、第１の配線層４９，層間絶縁膜５０及び第
２の配線層５１を貫通する開口部５２を形成する（図７
（ｄ））。

【００３９】次に、開口部５２の側壁及び底部を被覆す
るように、スパッタリングにより膜厚約1500ÅのＴｉＮ
膜53ａを形成した後、開口部５２内のＴｉＮ膜53ａを被
覆してレジスト膜５４を開口部５２内に埋め込む（図７
（ｅ））。

【００４０】次いで、レジスト膜５４をマスクとしてＴ
ｉＮ膜53ａを選択的にエッチング・除去し、少なくと
も、開口部５２の側壁の第１の配線層４９と接し、かつ
側壁の第１の配線層４９を被覆するように残存する。こ
れにより、バリア導電体層５３が形成される（図７
（ｆ））。

【００４１】次に、残存するレジスト膜を除去した後、
開口部５２の側壁及び底部を被覆するように、ＣＶＤ法
により膜厚約1000Åの非晶質シリコン膜55ａを形成した
後、開口部５２内のバリア導電体層５３を被覆してレジ
スト膜５６を開口部５２内に埋め込む（図８（ｇ））。

【００４２】次いで、レジスト膜５６をマスクとして非
晶質シリコン膜55ａを選択的にエッチング・除去し、少
なくとも、開口部５２の側壁のバリア導電体層５３と接
し、かつ側壁のバリア導電体層５３を被覆するように残
存する。これにより、アンチヒューズ（非晶質半導体
層）５５が形成される（図８（ｈ））。

【００４３】次に、ＣＶＤ法による選択成長法により開
口部５２内にＷからなる埋込み導電体５７を埋め込む
と、ＦＰＧＡが完成する（図８（ｉ））。以上のように
して作成されたＦＰＧＡによれば、ＴｉＮ膜からなるバ
リア導電体層５３及びＷからなる埋込み導電体５７によ
りアンチヒューズ５５を挟むことにより、第１及び第２
の配線層４９，５１とアンチヒューズ５５との間の反応
を防止し、製造工程上、熱的安定性を保持することがで
きる。

【００４４】（９）第１０の実施例図９（ａ）〜（ｃ），図１０（ｄ），（ｅ）は、本発明
の第１０の実施例のＦＰＧＡの製造方法について説明す
る断面図である。図１０（ｅ）は完成図であるが、図３
（ｂ）と異なるところは、開口部の側壁の第１の配線層
とアンチヒューズとの間に高融点金属を含むバリア導電
体層が介在していることである。

【００４５】まず、第９の実施例の図６（ａ）〜（ｃ）
に示す工程の後、第１の配線層４９，第１の配線層４９
上方の第２の配線層５１を不図示のレジストマスクを用
いて選択的に順次エッチング・除去し、第２の配線層５
１を貫通する第１の開口部５８を形成する（図９
（ａ））。

【００４６】次に、第１の開口部５８の側壁及び底部を
被覆するように、スパッタリングにより膜厚約1500Åの
ＴｉＮ膜を形成した後、ＴｉＮ膜を異方性エッチング・
除去し、少なくとも、第１の開口部５８の側壁の第２の
配線層５１と接し、かつ側壁の第２の配線層５１を被覆
するようにバリア導電体層５９を形成する。

【００４７】次いで、バリア導電体層５９及び第１の開
口部５８の底部を被覆するように、ＣＶＤ法により非晶
質シリコン膜60ａを形成した（図９（ｂ））後、異方性
エッチング・除去し、少なくとも、第１の開口部５８の
側壁の第２の配線層５１と接し、かつ側壁の第２の配線
層５１を被覆するようにアンチヒューズ６０を形成する
（図９（ｃ））。

【００４８】次に、バリア導電体層５９，アンチヒュー
ズ６０及び第２の配線層５１をマスクとして、即ち第１
の開口部58ａを介して層間絶縁膜５０を選択的にエッチ
ング・除去し、第１の配線層４９上に第２の開口部６１
を形成する。なお、第１の開口部58ａと第２の開口部６
１とが埋込み導電体３９を埋め込むべき開口部である
（図１０（ｄ））。

【００４９】次いで、ＣＶＤ法による選択成長法により
第１の開口部５８及び第２の開口部６１内にＷからなる
埋込み導電体６２を埋め込むと、ＦＰＧＡが完成する
（図１０（ｅ））。

【００５０】以上のようにして作成されたＦＰＧＡによ
れば、ＴｉＮ膜からなるバリア導電体層５９及びＷから
なる埋込み導電体６２によりアンチヒューズ６０を挟む
ことにより、第１及び第２の配線層４９，５１とアンチ
ヒューズ６０との間の反応を防止し、製造工程上、熱的
安定性を保持することができる。

【００５１】

【発明の効果】以上のように、本発明の半導体装置にお
いては、第１に、開口部には埋込み導電体が埋め込まれ
て平坦化が図られるとともに、開口部内の第１の配線層
と非晶質半導体膜との間、又は非晶質半導体膜と第２の
配線層との間は埋込み導電体により互いに接続されてい
る。これにより、第１の配線層と第２の配線層との間に
は非晶質半導体膜が介在することになる。

【００５２】第２に、前記第２の配線層を被覆し、かつ
前記開口部と連接する開口部の形成されている層間絶縁
膜が積層され、更に、開口部に埋込み導電体が埋め込ま
れている。そして、埋込み導電体に接し、かつ埋込み導
電体を被覆する第３の配線層が形成されている。即ち、
３層の配線層の接続が可能となる。

【００５３】これにより、ステップカバレージの悪化を
防止しつつ、配線層の多層化及び高密度化が可能なアン
チヒューズを有する半導体装置を提供することができ
る。また、高融点金属を含むバリア導電体層及び高融点
金属を含む埋込み導電体により非晶質半導体層を挟むこ
とにより、配線層と非晶質半導体層との間の反応を防止
し、製造工程上、熱的安定性を保持することができる。

【図面の簡単な説明】

【図１】本発明の第１及び第２の実施例のＦＰＧＡにつ
いて説明する断面図である。

【図２】本発明の第３〜第５の実施例のＦＰＧＡについ
て説明する断面図である。

【図３】本発明の第６及び第７の実施例のＦＰＧＡにつ
いて説明する断面図である。

【図４】本発明の第８の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その１）である。

【図５】本発明の第８の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その２）である。

【図６】本発明の第９の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その１）である。

【図７】本発明の第９の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その２）である。

【図８】本発明の第９の実施例のＦＰＧＡの製造方法に
ついて説明する断面図（その３）である。

【図９】本発明の第１０の実施例のＦＰＧＡの製造方法
について説明する断面図（その１）である。

【図１０】本発明の第１０の実施例のＦＰＧＡの製造方
法について説明する断面図（その２）である。

【図１１】従来例について説明する断面図である。

【符号の説明】

１５基板（絶縁層）、１６，２４，３４，34ａ，４４，４９第１の配線層、１７，２８，３０，３２，３８，４３，５５，６０ア
ンチヒューズ（非晶質半導体層）、１８，２５，３５，４５，５０層間絶縁膜、１９，２６，３６，４６，５１第２の配線層、２０，20ａ，２７，４７，５２開口部、２１，21ａ，２９，３１，３３，４０，４８，５７，６
２埋込み導電体、２３第３の配線層、３７，37ａ，５８，58ａ第１の開口部、３９，39ａ，６１第２の開口部、４１主配線層、 41ａ，49ａＡｌ合金膜、４２，５３，５９バリア導電体層、 42ａ，53ａＴｉＮ膜、 43ａ，55ａ，60ａ非晶質シリコン膜、５４，５６レジスト膜。

Claims

【特許請求の範囲】

【請求項１】絶縁層と、該絶縁層上の第１の配線層
と、該第１の配線層上の非晶質半導体層と、前記第１の
配線層及び非晶質半導体層を被覆する層間絶縁膜と、該
層間絶縁膜上の第２の配線層とを少なくとも有する半導
体装置であって、前記第１の配線層及び非晶質半導体層上の層間絶縁膜及
び第２の配線層を貫通する開口部と、該開口部に埋め込
まれ、かつ前記非晶質半導体層及び前記開口部の側壁の
第２の配線層に接する埋込み導電体とを有することを特
徴とする半導体装置。
【請求項２】絶縁層と、該絶縁層上の第１の配線層
と、前記第１の配線層を被覆する層間絶縁膜と、該層間
絶縁膜上の第２の配線層とを少なくとも有する半導体装
置であって、前記層間絶縁膜及び第２の配線層を貫通する開口部と、
少なくとも該開口部の底部の第１の配線層又は該開口部
の側壁の第２の配線層を被覆する非晶質半導体層と、該
開口部に埋め込まれ、かつ前記非晶質半導体層及び開口
部の側壁の第２の配線層、又は前記非晶質半導体層及び
開口部の底部の第１の配線層、又は前記非晶質半導体層
と接する埋込み導電体とを有することを特徴とする半導
体装置。
【請求項３】絶縁層と、該絶縁層上の第１の配線層
と、該第１の配線層を被覆する層間絶縁膜と、該層間絶
縁膜上の第２の配線層とを少なくとも有する半導体装置
であって、前記第１の配線層，層間絶縁膜及び第２の配線層を貫通
する開口部と、少なくとも該開口部の側壁の第１の配線
層又は該開口部の側壁の第２の配線層を被覆する非晶質
半導体層と、該開口部に埋め込まれ、かつ前記非晶質半
導体層及び開口部の側壁の第２の配線層、又は前記非晶
質半導体層及び開口部の側壁の第１の配線層、又は前記
非晶質半導体層と接する埋込み導電体とを有することを
特徴とする半導体装置。
【請求項４】請求項１，請求項２又は請求項３記載の
第２の配線層を被覆する層間絶縁膜と、請求項１，請求
項２又は請求項３記載の開口部と連接するように形成さ
れた前記層間絶縁膜の開口部と、請求項１，請求項２又
は請求項３記載の開口部に埋め込まれた埋込み導電体と
同一の材料からなる埋込み導電体と、該埋込み導電体と
接し、かつ該埋込み導電体を被覆するように形成された
第３の配線層とを有することを特徴とする半導体装置。
【請求項５】前記埋込み導電体が高融点金属を含む導
電体であり、かつ前記非晶質半導体層と第１又は第２の
配線層との間に高融点金属を含むバリア導電体層が介在
していることを特徴とする請求項１，請求項２，請求項
３又は請求項４記載の半導体装置。