JPH0629401A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH0629401A JPH0629401A JP4183768A JP18376892A JPH0629401A JP H0629401 A JPH0629401 A JP H0629401A JP 4183768 A JP4183768 A JP 4183768A JP 18376892 A JP18376892 A JP 18376892A JP H0629401 A JPH0629401 A JP H0629401A
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- contact hole
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Abstract
(57)【要約】
【目的】 本発明は、多層配線構造を有する半導体素子
におけるコンタクト孔を中心とした構造と製法に関する
もので、その製造における製作時間を短縮することを目
的とするものである。 【構成】 本発明は、半導体基板上に絶縁膜３，５，
７，９，配線層４，６，８を繰り返し形成した後、複数
（実施例では全層）の配線層（絶縁膜も含めて）３〜９
を貫くコンタクト孔１０を一挙に形成するようにしたも
のである。
におけるコンタクト孔を中心とした構造と製法に関する
もので、その製造における製作時間を短縮することを目
的とするものである。 【構成】 本発明は、半導体基板上に絶縁膜３，５，
７，９，配線層４，６，８を繰り返し形成した後、複数
（実施例では全層）の配線層（絶縁膜も含めて）３〜９
を貫くコンタクト孔１０を一挙に形成するようにしたも
のである。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体素子におけるコンタクト孔を中心とした構造と製
造方法に関するものである。
半導体素子におけるコンタクト孔を中心とした構造と製
造方法に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体素子における３層
配線の場合のコンタクトの形成方法を工程断面図で示し
たものである。
配線の場合のコンタクトの形成方法を工程断面図で示し
たものである。
【０００３】まず、Ｓｉ基板１上に絶縁膜Ａ１２を生成
し、それに既知のホトリソ（ホトリソグラフィ）・エッ
チング技術を用いて所定箇所にコンタクト孔を形成した
後、配線材Ａ１３を生成し、パターニングする（図２
（ａ））。
し、それに既知のホトリソ（ホトリソグラフィ）・エッ
チング技術を用いて所定箇所にコンタクト孔を形成した
後、配線材Ａ１３を生成し、パターニングする（図２
（ａ））。
【０００４】次に、この１層目の配線１３と２層目の配
線１５とを接続させる為（または、Ｓｉ基板１と２層目
の配線１５を接続させる為）に、更に１層目配線Ａ１３
の上に絶縁膜Ｂ１４を生成させ、それにホトリソ・エッ
チング技術を用いてコンタクト孔を形成し、配線材Ｂ１
５を生成及びパターニングする（図２（ｂ））。
線１５とを接続させる為（または、Ｓｉ基板１と２層目
の配線１５を接続させる為）に、更に１層目配線Ａ１３
の上に絶縁膜Ｂ１４を生成させ、それにホトリソ・エッ
チング技術を用いてコンタクト孔を形成し、配線材Ｂ１
５を生成及びパターニングする（図２（ｂ））。
【０００５】次に、この２層目の配線１５と３層目の配
線１７とを接続する為に、更に同様に絶縁膜Ｃ１６を生
成させコンタクト孔を形成し、配線材Ｃ１７を生成及び
パターニングしていた（図２（ｃ））。
線１７とを接続する為に、更に同様に絶縁膜Ｃ１６を生
成させコンタクト孔を形成し、配線材Ｃ１７を生成及び
パターニングしていた（図２（ｃ））。
【０００６】即ち、配線層１層毎に中間絶縁膜を形成し
ては、それにコンタクト孔を形成して、そのコンタクト
孔に形成された配線層で各配線層間の電気的接続がなさ
れるように形成していた。無論、その接続が不要な配線
層間の絶縁膜にはコンタクト孔の必要はない。
ては、それにコンタクト孔を形成して、そのコンタクト
孔に形成された配線層で各配線層間の電気的接続がなさ
れるように形成していた。無論、その接続が不要な配線
層間の絶縁膜にはコンタクト孔の必要はない。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた多層配線のコンタクト孔形成方法では、３層配線の
場合、ホトリソ・エッチング工程を第１コンタクト孔、
第１配線、第２コンタクト孔、第２配線、第３コンタク
ト孔、第３配線と全部で６回行なう必要が有り（２層な
ら４回）、製品作成時間が、長くなるという問題点があ
った。
べた多層配線のコンタクト孔形成方法では、３層配線の
場合、ホトリソ・エッチング工程を第１コンタクト孔、
第１配線、第２コンタクト孔、第２配線、第３コンタク
ト孔、第３配線と全部で６回行なう必要が有り（２層な
ら４回）、製品作成時間が、長くなるという問題点があ
った。
【０００８】この発明は、以上述べたように工程数が多
く、製品作成時間が長くなるという問題点を除去するた
めに、例えば３層配線の場合、３つのコンタクト孔を作
成するのに、ホトリソ・エッチング工程を１回のみで行
ない、製品作成時間を短縮し、しかも微細化に優れたコ
ンタクト孔を容易に形成することを目的とする。
く、製品作成時間が長くなるという問題点を除去するた
めに、例えば３層配線の場合、３つのコンタクト孔を作
成するのに、ホトリソ・エッチング工程を１回のみで行
ない、製品作成時間を短縮し、しかも微細化に優れたコ
ンタクト孔を容易に形成することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、多層配線の半
導体素子形成において、コンタクト孔を形成する前に、
配線のみを生成及びパターニングしていき、最も上層の
配線をパターニングし、絶縁膜を生成した後、接続の必
要な各配線層を貫ぬくコンタクト孔を形成し、導電材を
埋め込み、複数層の配線を接続するようにしたものであ
り、これにより全てのコンタクトを１回のホトリソ・エ
ッチング工程で作成することが出来る。
導体素子形成において、コンタクト孔を形成する前に、
配線のみを生成及びパターニングしていき、最も上層の
配線をパターニングし、絶縁膜を生成した後、接続の必
要な各配線層を貫ぬくコンタクト孔を形成し、導電材を
埋め込み、複数層の配線を接続するようにしたものであ
り、これにより全てのコンタクトを１回のホトリソ・エ
ッチング工程で作成することが出来る。
【００１０】
【作用】前述したように本発明は、複数の配線層を形成
した後に、コンタクトホールを一括形成し、このコンタ
クトホールを導電材で埋め込むことにより、各層の配線
を接続するようにしたので、コンタクト形成のホトリソ
・エッチング工程数が１回で済む。従って、製品作成時
間の短縮をはかることが出来る。
した後に、コンタクトホールを一括形成し、このコンタ
クトホールを導電材で埋め込むことにより、各層の配線
を接続するようにしたので、コンタクト形成のホトリソ
・エッチング工程数が１回で済む。従って、製品作成時
間の短縮をはかることが出来る。
【００１１】
【実施例】図１は、この発明の実施例を示す製造工程図
である。
である。
【００１２】なお、本実施例も３層配線構造の場合を例
示する。
示する。
【００１３】まず、Ｓｉ基板１上に、エッチングストッ
パーのための窒化膜２をＣＶＤ（化学的気相成長）法に
より２０００Å程度生成させ、これを既知のホトリソ・
エッチング技術を用いて後述の所定位置に残るようパタ
ーニングする。
パーのための窒化膜２をＣＶＤ（化学的気相成長）法に
より２０００Å程度生成させ、これを既知のホトリソ・
エッチング技術を用いて後述の所定位置に残るようパタ
ーニングする。
【００１４】次に、その上に絶縁酸化膜Ａ（ＳｉＯ2 ）
３を５０００〜８０００Å程、ＣＶＤ法により生成さ
せ、この上に配線材Ａ（例えばＡｌを使用し、膜厚は５
０００〜９０００Åとする）４を生成し、配線としての
パターニングをする（図１（ａ））。
３を５０００〜８０００Å程、ＣＶＤ法により生成さ
せ、この上に配線材Ａ（例えばＡｌを使用し、膜厚は５
０００〜９０００Åとする）４を生成し、配線としての
パターニングをする（図１（ａ））。
【００１５】更に、同様に絶縁酸化膜Ｂ（ＣＶＤのＳｉ
Ｏ2 で膜厚は５０００〜８０００Å）５の生成、及び配
線材Ｂ（Ａｌなど膜厚は５０００〜９０００Å）６の生
成を行い、パターニングする。更に、その上に絶縁酸化
膜Ｃ８を形成し、その上に３層目の配線材Ｃ８を生成、
パターニングし、その上に絶縁酸化膜Ｄ９を生成した
（図１（ｂ））後、既知のホトリソ・エッチングにより
レジストパターン１１をマスクにして、Ｓｉ基板１まで
各配線層４，６，８を貫くか少くとも配線層に接するよ
うに（配線層の側壁が露出するように）コンタクトホー
ル１０を形成する。但しＳｉ基板１上にエッチングスト
ッパー窒化膜２が有る部分は、そのエッチングはエッチ
ング条件の差異により、窒化膜２上で止まり、Ｓｉ基板
１までコンタクトホール１０は達しない（図１
（ｃ））。基板１に拡散層などが形成されており、それ
との接続が必要な箇所には、このエッチングストッパー
層２は当然設けない（図１（ｂ）の左側のコンタクトホ
ールがその例）。
Ｏ2 で膜厚は５０００〜８０００Å）５の生成、及び配
線材Ｂ（Ａｌなど膜厚は５０００〜９０００Å）６の生
成を行い、パターニングする。更に、その上に絶縁酸化
膜Ｃ８を形成し、その上に３層目の配線材Ｃ８を生成、
パターニングし、その上に絶縁酸化膜Ｄ９を生成した
（図１（ｂ））後、既知のホトリソ・エッチングにより
レジストパターン１１をマスクにして、Ｓｉ基板１まで
各配線層４，６，８を貫くか少くとも配線層に接するよ
うに（配線層の側壁が露出するように）コンタクトホー
ル１０を形成する。但しＳｉ基板１上にエッチングスト
ッパー窒化膜２が有る部分は、そのエッチングはエッチ
ング条件の差異により、窒化膜２上で止まり、Ｓｉ基板
１までコンタクトホール１０は達しない（図１
（ｃ））。基板１に拡散層などが形成されており、それ
との接続が必要な箇所には、このエッチングストッパー
層２は当然設けない（図１（ｂ）の左側のコンタクトホ
ールがその例）。
【００１６】次に、このコンタクトホール１０に既存の
埋め込み技術を用いて、導電材（例えばタングステン
や、ポリシリコン）９を埋め込むよう生成させ（図１
（ｄ））、導電材（配線材Ｄ）９がコンタクトホール１
０のみに残るように全面エッチバックを行なう。この埋
め込みによって各層の配線層４，６，８を電気的に接続
することが出来る（図１（ｅ））。
埋め込み技術を用いて、導電材（例えばタングステン
や、ポリシリコン）９を埋め込むよう生成させ（図１
（ｄ））、導電材（配線材Ｄ）９がコンタクトホール１
０のみに残るように全面エッチバックを行なう。この埋
め込みによって各層の配線層４，６，８を電気的に接続
することが出来る（図１（ｅ））。
【００１７】なお、本実施例では全配線層の接続が必要
な場合であり、無論、接続が不要な配線層間にはコンタ
クトホールは設けないか、コンタクトホールをよけるよ
うにその配線層を形成しておけばよい。
な場合であり、無論、接続が不要な配線層間にはコンタ
クトホールは設けないか、コンタクトホールをよけるよ
うにその配線層を形成しておけばよい。
【００１８】また、本実施例では、配線材はＡｌとした
がＰｏｌｙＳｉ（多結晶シリコン）やＷ／Ｓｉｘでも可
能であり、その場合は膜厚は１５００〜４０００Åで層
間絶縁膜も１５００〜４０００Åとする。
がＰｏｌｙＳｉ（多結晶シリコン）やＷ／Ｓｉｘでも可
能であり、その場合は膜厚は１５００〜４０００Åで層
間絶縁膜も１５００〜４０００Åとする。
【００１９】
【発明の効果】以上、説明したように、本発明は多層配
線構造の半導体素子の形成において、各層の配線を形成
した後に、コンタクトホールを形成し、このコンタクト
ホールを導電材で埋め込むことにより、各層の配線を接
続するようにしたので、コンタクト形成のホトリソ・エ
ッチング工程数が１回で済む。従って、製品作成時間の
短縮をはかることが出来る。
線構造の半導体素子の形成において、各層の配線を形成
した後に、コンタクトホールを形成し、このコンタクト
ホールを導電材で埋め込むことにより、各層の配線を接
続するようにしたので、コンタクト形成のホトリソ・エ
ッチング工程数が１回で済む。従って、製品作成時間の
短縮をはかることが出来る。
【図１】本発明の実施例
【図２】従来例
１ Ｓｉ基板 ２ エッチングストッパー窒化膜 ３ 絶縁酸化膜Ａ ４ 配線材Ａ ５ 絶縁酸化膜Ｂ ６ 配線材Ｂ ７ 絶縁酸化膜Ｃ ８ 配線材Ｃ ９ 配線材Ｄ １０ コンタクトホール
Claims (2)
- 【請求項１】 多層配線構造の半導体装置において、複
数の配線層を貫いたコンタクト孔が設けられており、該
コンタクト孔に導電材が埋め込んであり、前記複数の配
線層相互の電気的接続がされているとともに、前記コン
タクト孔の底部において下地との電気的接続が不要な該
底部にエッチングストッパー層が設けられていることを
特徴とする半導体素子。 - 【請求項２】 （ａ）半導体基板上に、絶縁膜、配線層
を交互に繰り返して形成していく工程、 （ｂ）前記工程で最上層の絶縁膜が形成された後、前記
配線層、絶縁膜の複数層を貫くようにコンタクト孔を形
成する工程、 （ｃ）前記コンタクト孔に導電材を埋め込む工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376892A JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376892A JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629401A true JPH0629401A (ja) | 1994-02-04 |
| JP3247729B2 JP3247729B2 (ja) | 2002-01-21 |
Family
ID=16141629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376892A Expired - Fee Related JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247729B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5551959A (en) * | 1994-08-24 | 1996-09-03 | Minnesota Mining And Manufacturing Company | Abrasive article having a diamond-like coating layer and method for making same |
| US5643343A (en) * | 1993-11-23 | 1997-07-01 | Selifanov; Oleg Vladimirovich | Abrasive material for precision surface treatment and a method for the manufacturing thereof |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2011187864A (ja) * | 2010-03-11 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | スタック型抵抗素子およびその製造方法 |
-
1992
- 1992-07-10 JP JP18376892A patent/JP3247729B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643343A (en) * | 1993-11-23 | 1997-07-01 | Selifanov; Oleg Vladimirovich | Abrasive material for precision surface treatment and a method for the manufacturing thereof |
| US5551959A (en) * | 1994-08-24 | 1996-09-03 | Minnesota Mining And Manufacturing Company | Abrasive article having a diamond-like coating layer and method for making same |
| US5707409A (en) * | 1994-08-24 | 1998-01-13 | Minnesota Mining And Manufacturing Company | Abrasive article having a diamond-like coating layer and method for making same |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2011187864A (ja) * | 2010-03-11 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | スタック型抵抗素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3247729B2 (ja) | 2002-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011023 |
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