JPH04369853A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04369853A JPH04369853A JP3146403A JP14640391A JPH04369853A JP H04369853 A JPH04369853 A JP H04369853A JP 3146403 A JP3146403 A JP 3146403A JP 14640391 A JP14640391 A JP 14640391A JP H04369853 A JPH04369853 A JP H04369853A
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- 239000000758 substrate Substances 0.000 claims description 6
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に多層配線を有する半導体装置に関する。
に多層配線を有する半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路では、高集積化のため素
子の微細化及び配線層の多層化が進んでいる。
子の微細化及び配線層の多層化が進んでいる。
【０００３】図３は従来の半導体装置の一例を示す断面
図である。
図である。
【０００４】図３に示すように、シリコン基板１の上に
、選択的に素子分離用の膜厚０．５μｍのフィールド酸
化膜２を設け、フィールド酸化膜２の上にＭＯＳＦＥＴ
のゲート電極を構成する膜厚０．５μｍの第１層目の多
結晶シリコン層３を形成する。次に、多結晶シリコン層
３を含む表面に層間絶縁膜として化学気相成長法（以下
ＣＶＤ法と記す）を用い膜厚０．３μｍの酸化シリコン
膜４を設け、酸化シリコン膜４の上にＳＲＡＭメモリセ
ルの抵抗層として膜厚０．２μｍの第２層目の多結晶シ
リコン層５を設ける。
、選択的に素子分離用の膜厚０．５μｍのフィールド酸
化膜２を設け、フィールド酸化膜２の上にＭＯＳＦＥＴ
のゲート電極を構成する膜厚０．５μｍの第１層目の多
結晶シリコン層３を形成する。次に、多結晶シリコン層
３を含む表面に層間絶縁膜として化学気相成長法（以下
ＣＶＤ法と記す）を用い膜厚０．３μｍの酸化シリコン
膜４を設け、酸化シリコン膜４の上にＳＲＡＭメモリセ
ルの抵抗層として膜厚０．２μｍの第２層目の多結晶シ
リコン層５を設ける。
【０００５】次に、多結晶シリコン層５を含む表面に層
間絶縁膜としてＣＶＤ法によりＢＰＳＧ膜６を０．７μ
ｍの厚さに設ける。次に、ＢＰＳＧ膜６の上に膜厚０．
６μｍの第１層目のアルミニウム配線７，７ａを設け、
アルミニウム配線７，７ａを含む表面に絶縁膜が設けて
ある。前記絶縁膜はプラズマＣＶＤ法により酸化シリコ
ン膜８を０．５μｍの厚さに設けた後平坦化を目的とし
てシリコン化合物を主体とする溶液をスピン塗布法によ
り塗布し焼成して形成したシリカ膜（以下ＳＯＧ膜と記
す）９を形成して、次いで異方性エッチでエッチバック
し表面を平坦化する。ついでプラズマＣＶＤ法により酸
化シリコン膜１０を０．２μｍの厚さに堆積する。
間絶縁膜としてＣＶＤ法によりＢＰＳＧ膜６を０．７μ
ｍの厚さに設ける。次に、ＢＰＳＧ膜６の上に膜厚０．
６μｍの第１層目のアルミニウム配線７，７ａを設け、
アルミニウム配線７，７ａを含む表面に絶縁膜が設けて
ある。前記絶縁膜はプラズマＣＶＤ法により酸化シリコ
ン膜８を０．５μｍの厚さに設けた後平坦化を目的とし
てシリコン化合物を主体とする溶液をスピン塗布法によ
り塗布し焼成して形成したシリカ膜（以下ＳＯＧ膜と記
す）９を形成して、次いで異方性エッチでエッチバック
し表面を平坦化する。ついでプラズマＣＶＤ法により酸
化シリコン膜１０を０．２μｍの厚さに堆積する。
【０００６】次に、アルミニウム配線７ａ上の酸化シリ
コン膜１０，８を選択的に順次エッチングしてバイアホ
ール１１を形成し、バイアホール１１を含む表面にアル
ミニウム層を０．６μｍの厚さに堆積して選択的にエッ
チングしアルミニウム配線７ａと接続するアルミニウム
配線１２を形成する。
コン膜１０，８を選択的に順次エッチングしてバイアホ
ール１１を形成し、バイアホール１１を含む表面にアル
ミニウム層を０．６μｍの厚さに堆積して選択的にエッ
チングしアルミニウム配線７ａと接続するアルミニウム
配線１２を形成する。
【０００７】ここで、ＳＯＧ膜９のエッチバック量が少
く、アルミニウム配線７ａ上にＳＯＧ膜９が残存してい
るとバイアホール１１を形成する際の等方性エッチング
で、バイアホールの側面に露出したエッチング速度の大
きいＳＯＧ膜９がえぐられ空洞を生じ、バイアホール１
１を介してアルミニウム配線７ａと接続するアルミニウ
ム配線１２のステップカバレージを悪化させたり、断線
を生ずることがある。
く、アルミニウム配線７ａ上にＳＯＧ膜９が残存してい
るとバイアホール１１を形成する際の等方性エッチング
で、バイアホールの側面に露出したエッチング速度の大
きいＳＯＧ膜９がえぐられ空洞を生じ、バイアホール１
１を介してアルミニウム配線７ａと接続するアルミニウ
ム配線１２のステップカバレージを悪化させたり、断線
を生ずることがある。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
は、第１の配線上に設けた第２の配線と同一の配線層に
設けた第３の配線が第１の配線と同一の配線層に配線又
は配線に相当する層が存在しない凹部上に設けられてい
るため、第２及び第３の配線を含む表面に設けた酸化シ
リコン膜，ＳＯＧ膜，酸化シリコン膜の積層による層間
絶縁膜による平坦化が不充分で、特にバイアホール形成
部の上下の酸化シリコン膜の間にＳＯＧ膜が残り、バイ
アホール形成時の等方性エッチングでエッチング速度の
大きいＳＯＧ膜が過度にエッチングされてバイアホール
の側壁に空洞を生じ、第３の配線と接続する第４の配線
のステップカバレージが悪くなり断線するという問題点
があった。
は、第１の配線上に設けた第２の配線と同一の配線層に
設けた第３の配線が第１の配線と同一の配線層に配線又
は配線に相当する層が存在しない凹部上に設けられてい
るため、第２及び第３の配線を含む表面に設けた酸化シ
リコン膜，ＳＯＧ膜，酸化シリコン膜の積層による層間
絶縁膜による平坦化が不充分で、特にバイアホール形成
部の上下の酸化シリコン膜の間にＳＯＧ膜が残り、バイ
アホール形成時の等方性エッチングでエッチング速度の
大きいＳＯＧ膜が過度にエッチングされてバイアホール
の側壁に空洞を生じ、第３の配線と接続する第４の配線
のステップカバレージが悪くなり断線するという問題点
があった。
【０００９】また、凹部にバイアホールを設けると、第
４の配線のパターニングが不完全となり、エッチング残
りによる隣接配線間の短絡を生ずるという問題点がある
。
４の配線のパターニングが不完全となり、エッチング残
りによる隣接配線間の短絡を生ずるという問題点がある
。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に設けた第１の配線と、前記第１の配
線と同一の配線層に設けたダミー配線と、前記第１の配
線及びダミー配線を含む表面に設けた第１の層間絶縁膜
と、前記第１の層間絶縁膜を介して前期第１の配線上に
設けた第２の配線及び前記ダミー配線上に設けた第３の
配線と、前記第２及び第３の配線を含む表面に設けた第
２の層間絶縁膜と、前記第３の配線上の前記第２の層間
絶縁膜に設けたバイアホールを介して前記第３の配線と
接続し前記第２の層間絶縁膜上に形成した第４の配線と
を備えている。
は、半導体基板上に設けた第１の配線と、前記第１の配
線と同一の配線層に設けたダミー配線と、前記第１の配
線及びダミー配線を含む表面に設けた第１の層間絶縁膜
と、前記第１の層間絶縁膜を介して前期第１の配線上に
設けた第２の配線及び前記ダミー配線上に設けた第３の
配線と、前記第２及び第３の配線を含む表面に設けた第
２の層間絶縁膜と、前記第３の配線上の前記第２の層間
絶縁膜に設けたバイアホールを介して前記第３の配線と
接続し前記第２の層間絶縁膜上に形成した第４の配線と
を備えている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を示す断面図
である。
である。
【００１３】図１に示すように、シリコン基板１の一主
面を選択的に熱酸化して膜厚０．５μｍのフィールド酸
化膜２を形成し、素子形成領域を区画する。次に、素子
形成領域の表面に設けたゲート酸化膜を含む表面に多結
晶シリコン層を０．５μｍの厚さに堆積してパターニン
グし、ＭＯＳＦＥＴのゲート電極及びその引出線となる
多結晶シリコン層３と、上層配線のバイアホール形成領
域のダミー配線となる多結晶シリコン層３ａを形成する
。
面を選択的に熱酸化して膜厚０．５μｍのフィールド酸
化膜２を形成し、素子形成領域を区画する。次に、素子
形成領域の表面に設けたゲート酸化膜を含む表面に多結
晶シリコン層を０．５μｍの厚さに堆積してパターニン
グし、ＭＯＳＦＥＴのゲート電極及びその引出線となる
多結晶シリコン層３と、上層配線のバイアホール形成領
域のダミー配線となる多結晶シリコン層３ａを形成する
。
【００１４】次に、多結晶シリコン層３，３ａを含む表
面にＣＶＤ法により層間絶縁膜として酸化シリコン膜４
を０．３μｍの厚さに堆積する。次に、多結晶シリコン
層３，３ａ上の酸化シリコン膜４の上にＳＲＡＭのメモ
リセルの高抵抗層を形成する膜厚０．２μｍの多結晶シ
リコン層５及びダミー配線用の多結晶シリコン層５ａを
選択的に設ける。
面にＣＶＤ法により層間絶縁膜として酸化シリコン膜４
を０．３μｍの厚さに堆積する。次に、多結晶シリコン
層３，３ａ上の酸化シリコン膜４の上にＳＲＡＭのメモ
リセルの高抵抗層を形成する膜厚０．２μｍの多結晶シ
リコン層５及びダミー配線用の多結晶シリコン層５ａを
選択的に設ける。
【００１５】次に、多結晶シリコン層３，３ａを含む表
面に層間絶縁膜として、ＢＰＳＧ膜６をＣＶＤ法により
０．７μｍの厚さに堆積する。
面に層間絶縁膜として、ＢＰＳＧ膜６をＣＶＤ法により
０．７μｍの厚さに堆積する。
【００１６】次に、ＢＰＳＧ膜６の上にアルミニウム層
を０．６μｍの厚さに堆積してパターニングし、多結晶
シリコン層５の上のアルミニウム配線７及びダミー配線
の多結晶シリコン層５ａ上のアルミニウム配線７ａを形
成する。
を０．６μｍの厚さに堆積してパターニングし、多結晶
シリコン層５の上のアルミニウム配線７及びダミー配線
の多結晶シリコン層５ａ上のアルミニウム配線７ａを形
成する。
【００１７】次に、アルミニウム配線７，７ａを含む表
面にプラズマＣＶＤ法で酸化シリコン膜８を０．５μｍ
の厚さに堆積し、酸化シリコン膜８の上にＳＯＧ膜９を
設けて異方性エッチングによりちょうど酸化シリコン膜
８の表面が露出するまでエッチバックして凹部にＳＯＧ
膜９を埋込み上面を平坦化する。次に、ＳＯＧ膜９を含
む表面にプラズマＣＶＤ法により酸化シリコン膜１０を
０．２μｍの厚さに堆積する。
面にプラズマＣＶＤ法で酸化シリコン膜８を０．５μｍ
の厚さに堆積し、酸化シリコン膜８の上にＳＯＧ膜９を
設けて異方性エッチングによりちょうど酸化シリコン膜
８の表面が露出するまでエッチバックして凹部にＳＯＧ
膜９を埋込み上面を平坦化する。次に、ＳＯＧ膜９を含
む表面にプラズマＣＶＤ法により酸化シリコン膜１０を
０．２μｍの厚さに堆積する。
【００１８】次に、アルミニウム配線７ａ上の酸化シリ
コン膜１０，８を選択的に順次等方性及び異方性エッチ
ングしてステップカバレージ向上のため盃状のバイアホ
ール１１を形成し、バイアホール１１を含む表面にアル
ミニウム層を堆積してパターニングし、アルミニウム配
線７ａと接続するアルミニウム配線１２を形成する。
コン膜１０，８を選択的に順次等方性及び異方性エッチ
ングしてステップカバレージ向上のため盃状のバイアホ
ール１１を形成し、バイアホール１１を含む表面にアル
ミニウム層を堆積してパターニングし、アルミニウム配
線７ａと接続するアルミニウム配線１２を形成する。
【００１９】図２は本発明の第２の実施例を示す断面図
である。
である。
【００２０】図２に示すように、酸化シリコン膜１０の
上にアルミニウム配線１３，１３ａを形成し、アルミニ
ウム配線１３を含む表面に酸化シリコン膜１４，ＳＯＧ
膜１５，酸化シリコン膜１６を設けて上面を平坦化した
後アルミニウム配線１３ａの上に設けたバイアホールを
介してアルミニウム配線１３ａと接続するアルミニウム
配線１２を設けた以外は第１の実施例と同じ構成を有し
ている。
上にアルミニウム配線１３，１３ａを形成し、アルミニ
ウム配線１３を含む表面に酸化シリコン膜１４，ＳＯＧ
膜１５，酸化シリコン膜１６を設けて上面を平坦化した
後アルミニウム配線１３ａの上に設けたバイアホールを
介してアルミニウム配線１３ａと接続するアルミニウム
配線１２を設けた以外は第１の実施例と同じ構成を有し
ている。
【００２１】
【発明の効果】以上説明したように本発明は、第１の配
線と同一の配線層にダミー配線を設け、第１の配線上に
設けた第２の配線と同層で且つダミー配線上に設けた第
３の配線上の層間絶縁膜にバイアホールを設けることに
より、バイアホールの側壁に空洞が生ずることを防止し
てバイアホールを介して、第３の配線と接続する第４の
配線の断線や短絡を防止することができるという効果を
有する。
線と同一の配線層にダミー配線を設け、第１の配線上に
設けた第２の配線と同層で且つダミー配線上に設けた第
３の配線上の層間絶縁膜にバイアホールを設けることに
より、バイアホールの側壁に空洞が生ずることを防止し
てバイアホールを介して、第３の配線と接続する第４の
配線の断線や短絡を防止することができるという効果を
有する。
【図１】本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
【図２】本発明の第２の実施例を示す半導体チップの断
面図である。
面図である。
【図３】従来の半導体装置の一例を示す半導体チップの
断面図である。
断面図である。
１ シリコン基板
２ フィールド酸化膜
３，３ａ，５，５ａ 多結晶シリコン層４，８，
１０，１４，１６ 酸化シリコン膜６ Ｂ
ＰＳＧ膜 ７，７ａ，１２，１３，１３ａ アルミニウム配
線９，１５ ＳＯＧ膜 １１ バイアホール １７ 空洞
１０，１４，１６ 酸化シリコン膜６ Ｂ
ＰＳＧ膜 ７，７ａ，１２，１３，１３ａ アルミニウム配
線９，１５ ＳＯＧ膜 １１ バイアホール １７ 空洞
Claims (2)
- 【請求項１】 半導体基板上に設けた第１の配線と、
前記第１の配線と同一の配線層に設けたダミー配線と、
前記第１の配線及びダミー配線を含む表面に設けた第１
の層間絶縁膜と、前記第１の層間絶縁膜を介して前期第
１の配線上に設けた第２の配線及び前記ダミー配線上に
設けた第３の配線と、前記第２及び第３の配線を含む表
面に設けた第２の層間絶縁膜と、前記第３の配線上の前
記第２の層間絶縁膜に設けたバイアホールを介して前記
第３の配線と接続し前記第２の層間絶縁膜上に形成した
第４の配線とを備えたことを特徴とする半導体装置。 - 【請求項２】 第２の層間絶縁膜が酸化シリコン膜と
ＳＯＧ膜とを組合せて設けた積層膜である請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146403A JPH04369853A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146403A JPH04369853A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369853A true JPH04369853A (ja) | 1992-12-22 |
Family
ID=15406917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3146403A Pending JPH04369853A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206284A (ja) * | 1992-01-24 | 1993-08-13 | Matsushita Electron Corp | 多層配線の形成方法 |
| US5913150A (en) * | 1997-04-11 | 1999-06-15 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108748A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | 多層配線構造を有する半導体装置 |
| JPH01152651A (ja) * | 1987-12-09 | 1989-06-15 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH01303742A (ja) * | 1988-05-31 | 1989-12-07 | Nec Corp | 半導体装置 |
| JPH02105556A (ja) * | 1988-10-14 | 1990-04-18 | Seiko Epson Corp | 半導体装置 |
-
1991
- 1991-06-19 JP JP3146403A patent/JPH04369853A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108748A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | 多層配線構造を有する半導体装置 |
| JPH01152651A (ja) * | 1987-12-09 | 1989-06-15 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH01303742A (ja) * | 1988-05-31 | 1989-12-07 | Nec Corp | 半導体装置 |
| JPH02105556A (ja) * | 1988-10-14 | 1990-04-18 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206284A (ja) * | 1992-01-24 | 1993-08-13 | Matsushita Electron Corp | 多層配線の形成方法 |
| US5913150A (en) * | 1997-04-11 | 1999-06-15 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
| US6078105A (en) * | 1997-04-11 | 2000-06-20 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |