JP2001284353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 このくぼみの発生により、後に形成される配
線層の被覆段差性が低下し、配線に断線等が生じ、配線
信頼性が低下する。 【解決手段】まず、半導体基板１上の層間絶縁膜２接続
孔３を形成した後、スパッタ法により、層間絶縁膜２上
に、密着層４を形成し、ＣＶＤ法により、Ｗ膜５を全面
に堆積させる。次に、ドライエッチングにて、エッチバ
ックによりＷ膜６と密着層７とから成る導電プラグで接
続孔３のみを埋める。次に、凹部８を含めた層間絶縁膜
２及びＷ膜６の上面にＣＶＤ法により、シリコン酸化膜
９を堆積させる。次に、シリコン酸化膜９にＲＩＥ法に
て全面エッチバックを施し、凹部８にシリコン酸化膜１
０を充填させ、平坦化を行う。次に、スパッタ法によ
り、配線層を全面に形成し、ドライエッチングを行い、
配線１５を形成する。
線層の被覆段差性が低下し、配線に断線等が生じ、配線
信頼性が低下する。 【解決手段】まず、半導体基板１上の層間絶縁膜２接続
孔３を形成した後、スパッタ法により、層間絶縁膜２上
に、密着層４を形成し、ＣＶＤ法により、Ｗ膜５を全面
に堆積させる。次に、ドライエッチングにて、エッチバ
ックによりＷ膜６と密着層７とから成る導電プラグで接
続孔３のみを埋める。次に、凹部８を含めた層間絶縁膜
２及びＷ膜６の上面にＣＶＤ法により、シリコン酸化膜
９を堆積させる。次に、シリコン酸化膜９にＲＩＥ法に
て全面エッチバックを施し、凹部８にシリコン酸化膜１
０を充填させ、平坦化を行う。次に、スパッタ法によ
り、配線層を全面に形成し、ドライエッチングを行い、
配線１５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラグを介して接
続される配線を有する半導体装置の製造方法に関するも
のである。
続される配線を有する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】半導体素子の微細化及び高集積化が進む
に従い、接続高部での抵抗低減化や信頼性向上を行う必
要がある。このため、近年では、特開平４−２７１１４
４号公報や特開平４−１５２６３１号公報に示されてい
るように、タングステン等の高融点金属をＴｉやＴｉＮ
等の密着層を介して接続孔内に充填形成するプラグ技術
を用いて、抵抗低減化や信頼性の向上が図られている。
に従い、接続高部での抵抗低減化や信頼性向上を行う必
要がある。このため、近年では、特開平４−２７１１４
４号公報や特開平４−１５２６３１号公報に示されてい
るように、タングステン等の高融点金属をＴｉやＴｉＮ
等の密着層を介して接続孔内に充填形成するプラグ技術
を用いて、抵抗低減化や信頼性の向上が図られている。
【０００３】以下、図４及び図５を用いて、従来のプラ
グ技術を用いた半導体装置の製造方法を説明する。
グ技術を用いた半導体装置の製造方法を説明する。
【０００４】まず、図４（ａ）〜図４（ｃ）に示すよう
に、半導体基板２１上の層間絶縁膜２２に接続孔２３を
形成した後、スパッタ法により、膜厚が６０ｎｍのＴｉ
膜と膜厚が１００ｎｍのＴｉＮ膜を堆積させ、接続孔２
３の内面を含む層間絶縁膜２２上にＴｉ／ＴｉＮ積層構
造から成る密着層２４を形成し、Ｎ2雰囲気でのランプ
アニールを施した後、ＣＶＤ法により膜厚が５００ｎｍ
のＷ膜２５を全面に堆積させる。
に、半導体基板２１上の層間絶縁膜２２に接続孔２３を
形成した後、スパッタ法により、膜厚が６０ｎｍのＴｉ
膜と膜厚が１００ｎｍのＴｉＮ膜を堆積させ、接続孔２
３の内面を含む層間絶縁膜２２上にＴｉ／ＴｉＮ積層構
造から成る密着層２４を形成し、Ｎ2雰囲気でのランプ
アニールを施した後、ＣＶＤ法により膜厚が５００ｎｍ
のＷ膜２５を全面に堆積させる。
【０００５】その後、図４（ｄ）〜図５（ａ）に示すよ
うに、ドライエッチングにて、Ｗ膜２５及び密着層２４
を全面エッチングし、Ｗ膜２６と密着層２７からなる導
電プラグで接続孔２３のみを埋める。
うに、ドライエッチングにて、Ｗ膜２５及び密着層２４
を全面エッチングし、Ｗ膜２６と密着層２７からなる導
電プラグで接続孔２３のみを埋める。
【０００６】次に、図５（ａ）に示すように、スパッタ
法により、膜厚が３０ｎｍのＴｉ膜と膜厚が５０ｎｍの
ＴｉＮ膜から成るバリアメタル層３１と、膜厚が４００
ｎｍであり、Ｓｉ及びＣｕを含有しているＡｌ−Ｓｉ−
Ｃｕ膜３２と、膜厚が５ｎｍのＴｉ膜と膜厚が１００ｎ
ｍのＴｉＮ膜から成る反射防止膜３３を順次堆積させ、
これらから成る配線層を全面に形成する。
法により、膜厚が３０ｎｍのＴｉ膜と膜厚が５０ｎｍの
ＴｉＮ膜から成るバリアメタル層３１と、膜厚が４００
ｎｍであり、Ｓｉ及びＣｕを含有しているＡｌ−Ｓｉ−
Ｃｕ膜３２と、膜厚が５ｎｍのＴｉ膜と膜厚が１００ｎ
ｍのＴｉＮ膜から成る反射防止膜３３を順次堆積させ、
これらから成る配線層を全面に形成する。
【０００７】次に、図５（ｂ）〜図５（ｄ）に示すよう
に、配線層上にフォトレジストパターン３４をリソグラ
フィ技術により形成し、その後、フォトレジストパター
ン３４をマスクとしてドライエッチングを行い、配線３
５を形成する。
に、配線層上にフォトレジストパターン３４をリソグラ
フィ技術により形成し、その後、フォトレジストパター
ン３４をマスクとしてドライエッチングを行い、配線３
５を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、プラグ
を充填する際の密着層のドライエッチングの時に、接続
孔内の密着層をもエッチングすることに成り、この結
果、図５（ａ）に示すように、接続孔内の密着層上面が
層間絶縁膜の上面や接続孔内の高融点金属膜の上面より
低い凹部２８が形成される。
を充填する際の密着層のドライエッチングの時に、接続
孔内の密着層をもエッチングすることに成り、この結
果、図５（ａ）に示すように、接続孔内の密着層上面が
層間絶縁膜の上面や接続孔内の高融点金属膜の上面より
低い凹部２８が形成される。
【０００９】この凹部の発生により、後に形成される配
線層の被覆段差性（ステップカバレッジ）が低下し、図
５（ｄ）に示すように、配線に断線等が生じ、配線信頼
性が低下する。
線層の被覆段差性（ステップカバレッジ）が低下し、図
５（ｄ）に示すように、配線に断線等が生じ、配線信頼
性が低下する。
【００１０】また、半導体装置の集積化が進むと、配線
と接続孔との合わせ余裕を小さくする必要があり、場合
によっては、図５（ｄ）に示すように、配線で接続孔を
完全に覆うことができなくなる。この時、配線形成工程
での配線エッチング時に接続孔内の密着層２７をもエッ
チングすることになり、接続孔内の電気特性の信頼性を
著しく低下させることに成る。尚、図５において、符号
３６は配線の断線部分を示し、３７は配線形成工程で密
着層２７がエッチングされた部分を示す。
と接続孔との合わせ余裕を小さくする必要があり、場合
によっては、図５（ｄ）に示すように、配線で接続孔を
完全に覆うことができなくなる。この時、配線形成工程
での配線エッチング時に接続孔内の密着層２７をもエッ
チングすることになり、接続孔内の電気特性の信頼性を
著しく低下させることに成る。尚、図５において、符号
３６は配線の断線部分を示し、３７は配線形成工程で密
着層２７がエッチングされた部分を示す。
【００１１】本発明は、上記問題点に鑑み、接続孔内の
密着性上面が層間絶縁膜上面や接続孔内高融点金属膜の
上面よりも低い凹部をなくし、配線の断線を防ぐこと
で、配線の電気特性の高い高信頼性を有する半導体装置
の製造方法を提供することを目的とするものである。ま
た、配線で接続孔を完全に覆っていない場合の配線加工
において、接続孔内の密着層のエッチングを防ぐこと
で、接続孔内の電気特性の高い高信頼性を有する半導体
装置の製造方法を提供することを目的とするものであ
る。
密着性上面が層間絶縁膜上面や接続孔内高融点金属膜の
上面よりも低い凹部をなくし、配線の断線を防ぐこと
で、配線の電気特性の高い高信頼性を有する半導体装置
の製造方法を提供することを目的とするものである。ま
た、配線で接続孔を完全に覆っていない場合の配線加工
において、接続孔内の密着層のエッチングを防ぐこと
で、接続孔内の電気特性の高い高信頼性を有する半導体
装置の製造方法を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下層に半導体基板又は導電層が存する第１の
絶縁膜から成る層間絶縁膜に前記半導体基板又は導電層
表面への接続孔を形成する工程と、前記接続孔の内壁面
を含む前記層間絶縁膜の表面に密着層として第１の導電
膜を形成する工程と、前記接続孔内を埋め込むように、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングストッパーとして、前記
第１の導電膜をエッチバックし、前記層間絶縁膜をエッ
チングストッパーとして前記第２の導電膜をエッチバッ
クすることにより、前記第１の導電膜及び第２の導電膜
を前記接続孔のみに充填させる工程と、前記層間絶縁膜
と接続孔内の第１導電膜及び第2導電膜との上に第２の
絶縁膜を堆積させ、前記層間絶縁膜表面が露出するま
で、前記第２の絶縁膜を平坦化することによって、前記
第１の導電膜のエッチバックの際のオーバーエッチング
により前記接続孔内に形成された凹部に第２の絶縁膜を
充填させる工程と、前記層間絶縁膜、第２の絶縁膜及び
第２の導電膜上に配線材料を堆積させ、パターニングに
より配線を形成する工程とを有することを特徴とするも
のである。
造方法は、下層に半導体基板又は導電層が存する第１の
絶縁膜から成る層間絶縁膜に前記半導体基板又は導電層
表面への接続孔を形成する工程と、前記接続孔の内壁面
を含む前記層間絶縁膜の表面に密着層として第１の導電
膜を形成する工程と、前記接続孔内を埋め込むように、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングストッパーとして、前記
第１の導電膜をエッチバックし、前記層間絶縁膜をエッ
チングストッパーとして前記第２の導電膜をエッチバッ
クすることにより、前記第１の導電膜及び第２の導電膜
を前記接続孔のみに充填させる工程と、前記層間絶縁膜
と接続孔内の第１導電膜及び第2導電膜との上に第２の
絶縁膜を堆積させ、前記層間絶縁膜表面が露出するま
で、前記第２の絶縁膜を平坦化することによって、前記
第１の導電膜のエッチバックの際のオーバーエッチング
により前記接続孔内に形成された凹部に第２の絶縁膜を
充填させる工程と、前記層間絶縁膜、第２の絶縁膜及び
第２の導電膜上に配線材料を堆積させ、パターニングに
より配線を形成する工程とを有することを特徴とするも
のである。
【００１３】また、本発明の半導体装置の製造方法は、
前記第２の絶縁膜をシリコン酸化膜又はシリコン窒化膜
から成ることが望ましい。
前記第２の絶縁膜をシリコン酸化膜又はシリコン窒化膜
から成ることが望ましい。
【００１４】更に、本発明の半導体装置の製造方法は、
前記第２の絶縁膜の平坦化を、ドライエッチングによる
エッチバック又は化学的機械的研磨法により行うことが
望ましい。
前記第２の絶縁膜の平坦化を、ドライエッチングによる
エッチバック又は化学的機械的研磨法により行うことが
望ましい。
【００１５】
【発明の実施の形態】以下、本発明を一実施例に基づい
て、詳細に説明する。
て、詳細に説明する。
【００１６】図１〜図３は本発明の一実施例の半導体装
置の製造工程断面図である。図１〜図3において、１は
半導体基板、２は層間絶縁膜、３は接続孔、４は密着
層、５はＷ膜、６は接続孔内に充填されたＷ膜、７は接
続孔内に充填された、８は接続孔内に充填された密着層
の内で接続孔の開口部に臨む部分にできた凹部、９はシ
リコン酸化膜、１０は凹部に充填されたシリコン酸化
膜、１１はバリアメタル層、１２はＡｌ−Ｓｉ−Ｃｕ
膜、１３は反射防止膜、１４はフォトレジストパター
ン、１５は配線を示す。
置の製造工程断面図である。図１〜図3において、１は
半導体基板、２は層間絶縁膜、３は接続孔、４は密着
層、５はＷ膜、６は接続孔内に充填されたＷ膜、７は接
続孔内に充填された、８は接続孔内に充填された密着層
の内で接続孔の開口部に臨む部分にできた凹部、９はシ
リコン酸化膜、１０は凹部に充填されたシリコン酸化
膜、１１はバリアメタル層、１２はＡｌ−Ｓｉ−Ｃｕ
膜、１３は反射防止膜、１４はフォトレジストパター
ン、１５は配線を示す。
【００１７】以下、図１〜図３を用いて、本発明の一実
施例の半導体装置の製造工程を説明する。
施例の半導体装置の製造工程を説明する。
【００１８】まず、図１（ａ）〜図１（ｃ）に示すよう
に、半導体基板１上のＢＰＳＧ膜から成る層間絶縁膜２
に接続孔３を形成した後、スパッタ法により、膜厚が６
０ｎｍのＴｉ膜と膜厚が１００ｎｍのＴｉＮ膜を堆積さ
せ、接続孔３の内面を含む層間絶縁膜2上に、Ｔｉ／Ｔ
ｉＮ積層構造から成る密着層4を形成し、Ｎ2雰囲気での
ランプアニールを施した後、ＣＶＤ法により、膜厚が５
００ｎｍのＷ膜５を全面に堆積させる。
に、半導体基板１上のＢＰＳＧ膜から成る層間絶縁膜２
に接続孔３を形成した後、スパッタ法により、膜厚が６
０ｎｍのＴｉ膜と膜厚が１００ｎｍのＴｉＮ膜を堆積さ
せ、接続孔３の内面を含む層間絶縁膜2上に、Ｔｉ／Ｔ
ｉＮ積層構造から成る密着層4を形成し、Ｎ2雰囲気での
ランプアニールを施した後、ＣＶＤ法により、膜厚が５
００ｎｍのＷ膜５を全面に堆積させる。
【００１９】次に、図１（ｄ）及び図２（ａ）に示すよ
うに、ドライエッチングにて、Ｗ膜５及び密着層４を全
面エッチングし、Ｗ膜６と密着層７とから成る導電プラ
グで接続孔３のみを埋める。このとき、接続孔3内の密
着層７には、ドライエッチング時のオーバーエッチング
によるリセスが生じ、層間絶縁膜２の上面から５０〜１
００ｎｍ程度下がった凹部８が形成される。
うに、ドライエッチングにて、Ｗ膜５及び密着層４を全
面エッチングし、Ｗ膜６と密着層７とから成る導電プラ
グで接続孔３のみを埋める。このとき、接続孔3内の密
着層７には、ドライエッチング時のオーバーエッチング
によるリセスが生じ、層間絶縁膜２の上面から５０〜１
００ｎｍ程度下がった凹部８が形成される。
【００２０】次に、図２（ｂ）に示すように、凹部８を
含めた層間絶縁膜２及びＷ膜６の上面にＣＶＤ法によ
り、シリコン酸化膜９を２０００Å堆積させる。
含めた層間絶縁膜２及びＷ膜６の上面にＣＶＤ法によ
り、シリコン酸化膜９を２０００Å堆積させる。
【００２１】次に、図２（ｃ）に示すように、シリコン
酸化膜９にＲＩＥ法にて全面エッチバックを施し、凹部
８にシリコン酸化膜１０を充填させ、平坦化を行う。
酸化膜９にＲＩＥ法にて全面エッチバックを施し、凹部
８にシリコン酸化膜１０を充填させ、平坦化を行う。
【００２２】次に、図２（ｄ）に示すように、スパッタ
法により、膜厚が３０ｎｍのＴｉ膜と膜厚が５０ｎｍの
ＴｉＮ膜から成るバリアメタル層１１と、膜厚が４００
ｎｍであり、Ｓｉ及びＣｕを含有しているＡｌ−Ｓｉ−
Ｃｕ膜１２と、膜厚が５ｎｍのＴｉ膜と膜厚が１００ｎ
ｍのＴｉＮ膜から成る反射防止膜１３を順次堆積させ、
これらから成る配線層を全面に形成する。
法により、膜厚が３０ｎｍのＴｉ膜と膜厚が５０ｎｍの
ＴｉＮ膜から成るバリアメタル層１１と、膜厚が４００
ｎｍであり、Ｓｉ及びＣｕを含有しているＡｌ−Ｓｉ−
Ｃｕ膜１２と、膜厚が５ｎｍのＴｉ膜と膜厚が１００ｎ
ｍのＴｉＮ膜から成る反射防止膜１３を順次堆積させ、
これらから成る配線層を全面に形成する。
【００２３】次に、図３（ａ）及び図３（ｂ）に示すよ
うに、配線層上に、フォトレジストパターン１４をリソ
グラフィ技術により形成し、その後、フォトレジストパ
ターン１４をマスクにドライエッチングを行い、配線１
５を形成する。
うに、配線層上に、フォトレジストパターン１４をリソ
グラフィ技術により形成し、その後、フォトレジストパ
ターン１４をマスクにドライエッチングを行い、配線１
５を形成する。
【００２４】なお、以上の実施例において、シリコン酸
化膜１０の充填工程を、シリコン酸化膜９の堆積後、化
学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法を行い、平坦化し
てもよい。また、凹部８に充填する膜として、絶縁膜で
あれば適用可能であり、例えば、シリコン窒化膜を用い
てもよい。但し、層間絶縁膜とエッチングレート又は研
磨レートが同程度の絶縁膜であるシリコン酸化膜の方が
表面に凹凸が形成されにくいため、望ましい。
化膜１０の充填工程を、シリコン酸化膜９の堆積後、化
学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法を行い、平坦化し
てもよい。また、凹部８に充填する膜として、絶縁膜で
あれば適用可能であり、例えば、シリコン窒化膜を用い
てもよい。但し、層間絶縁膜とエッチングレート又は研
磨レートが同程度の絶縁膜であるシリコン酸化膜の方が
表面に凹凸が形成されにくいため、望ましい。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
係る半導体装置の製造方法を用いることにより、層間絶
縁膜上面と導電プラグ上面とを略同一平面に平坦化する
ことができ、後に形成する配線層に断線等を生じさず、
また、配線層で接続孔を完全に覆っていない場合の配線
加工においても、接続孔内の密着層のエッチングを防ぐ
ことから、電気特性の高い高信頼性を有する半導体装置
を得ることができる。
係る半導体装置の製造方法を用いることにより、層間絶
縁膜上面と導電プラグ上面とを略同一平面に平坦化する
ことができ、後に形成する配線層に断線等を生じさず、
また、配線層で接続孔を完全に覆っていない場合の配線
加工においても、接続孔内の密着層のエッチングを防ぐ
ことから、電気特性の高い高信頼性を有する半導体装置
を得ることができる。
【図1】本発明の一実施例の半導体装置の製造工程の一
部断面図である。
部断面図である。
【図２】本発明の一実施例の半導体装置の製造工程の一
部断面図である。
部断面図である。
【図３】本発明の一実施例の半導体装置の製造工程の一
部断面図である。
部断面図である。
【図４】従来技術によるプラグを介して接続される配線
層を有するの半導体装置の製造工程の一部断面図であ
る。
層を有するの半導体装置の製造工程の一部断面図であ
る。
【図５】従来技術によるプラグを介して接続される配線
層を有するの半導体装置の製造工程の一部断面図であ
る。
層を有するの半導体装置の製造工程の一部断面図であ
る。
１ 半導体基板 ２ 層間絶縁膜 ３ 接続孔 ４ 密着層 ５ Ｗ膜 ６ 接続孔内に充填されたＷ膜 ７ 接続孔内に充填された密着層 ８ 接続孔内に充填された密着層の内にできた凹部 ９ シリコン酸化膜 １０ 凹部に充填されたシリコン酸化膜 １１ バリアメタル層 １２ Ａｌ−Ｓｉ−Ｃｕ膜 １３ 反射防止膜 １４ フォトレジストパターン １５ 配線
Claims (3)
- 【請求項１】 下層に半導体基板又は導電層が存する第
１の絶縁膜から成る層間絶縁膜に前記半導体基板又は導
電層表面への接続孔を形成する工程と、 前記接続孔の内壁面を含む前記層間絶縁膜の表面に密着
層として第１の導電膜を形成する工程と、 前記接続孔内を埋め込むように、前記第１の導電膜上に
第２の導電膜を形成する工程と、 前記第２の導電膜をエッチングストッパーとして、前記
第１の導電膜をエッチバックし、前記層間絶縁膜をエッ
チングストッパーとして前記第２の導電膜をエッチバッ
クすることにより、前記第１の導電膜及び第２の導電膜
を前記接続孔のみに充填させる工程と、 前記層間絶縁膜と接続孔内の第１導電膜及び第２導電膜
との上に第２の絶縁膜を堆積させ、前記層間絶縁膜表面
が露出するまで、前記第２の絶縁膜を平坦化することに
よって、前記第１の導電膜のエッチバックの際のオーバ
ーエッチングにより前記接続孔内に形成された凹部に第
２の絶縁膜を充填させる工程と、 前記層間絶縁膜、第２の絶縁膜及び第２の導電膜上に配
線材料を堆積させ、パターニングにより配線を形成する
工程とを有することを特徴とする、半導体装置の製造方
法。 - 【請求項２】 前記第２の絶縁膜をシリコン酸化膜又は
シリコン窒化膜から成ることを特徴とする、請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記第２の絶縁膜の平坦化を、ドライエ
ッチングによるエッチバック又は化学的機械的研磨法に
より行うことを特徴とする、請求項１又は請求項２に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092723A JP2001284353A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000092723A JP2001284353A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284353A true JP2001284353A (ja) | 2001-10-12 |
Family
ID=18608011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092723A Pending JP2001284353A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040049553A (ko) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| JP2009176819A (ja) * | 2008-01-22 | 2009-08-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2000
- 2000-03-30 JP JP2000092723A patent/JP2001284353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040049553A (ko) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| JP2009176819A (ja) * | 2008-01-22 | 2009-08-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8928143B2 (en) | 2008-01-22 | 2015-01-06 | Ps4 Luxco S.A.R.L. | Semiconductor device and method of manufacturing the same |
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