KR20040049553A - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로,
CMP ( Chemical mechanical polishing, 이하에서 CMP 라 함 ) 공정의 증가에 따른 생산성 저하를 극복하기 위하여,
랜딩 플러그 폴리가 형성된 층간절연막을 형성한 다음, CMP 공정 없이 비트라인 콘택마스크를 이용한 사진식각공정으로 비트라인 콘택홀을 형성하고 CMP 공정을 이용하여 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성한 다음, 그에 접속되는 비트라인을 형성하되, 1 회만의 CMP 공정으로 비트라인을 형성하여 비트라인 형성공정의 생산 단가를 절감할 수 있으므로 반도체소자의 생산성을 향상시키는 기술이다.

Description

반도체소자의 비트라인 형성방법{A method for forming a bit line of a semiconductor device}
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히
비트라인 형성공정시 고비용이 들어가는 CMP 공정을 2회에서 1회로 단축하여소자의 생산 단가를 절감함으로써 반도체소자의 생산성을 향상시킬 수 있도록 하는 방법에 관한 것이다.
최근에는, 0.10 ㎛ 이하의 디자인룰을 갖는 반도체소자의 제조 공정에 적용하기 위하여 낮은 비트라인 캐패시턴스를 갖는 비트라인을 형성할 수 있도록 개발하고 있다.
기존의 비트라인은 비트라인과 비트라인 콘택플러그간의 캐패시턴스 값을 감소시키기 위해 비트라인의 전체 스택 ( stack )을 낮추어 기존의 장벽금속층, CVD W 및 하드마스크층 ( 질화막 및 W 층의 적층구조 ) 의 적층구조로 형성하였으나,
최근의 비트라인은 콘택홀을 매립하는 장벽금속층, CVD W 을 순차적으로 증착하고 상기 장벽금속층을 에치백한 다음, PVD W 과 하드마스크층 ( 질화막 및 W 층의 적층구조 ) 의 적층구조로 형성한다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(도시안됨)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
전체표면상부에 게이트산화막(도시안됨), 게이트전극용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성하고 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극(11)을 형성한다.
전체표면상부에 하부절연층(도시안됨)을 형성한다.
콘택마스크를 이용한 자기정렬적인 콘택 식각공정으로 상기 게이트전극(11) 사이의 하부절연층을 선택적으로 식각하여 상기 활성영역을 노출시키는 랜딩 플러그 콘택홀(도시안됨)을 형성하고 이를 매립하는 랜딩 플러그 폴리(13)를 형성한다.
전체표면상부에 층간절연막(15)을 형성한다.
도 1b를 참조하면, 상기 층간절연막(15)을 CMP 공정으로 평탄화식각한다.
도 1c를 참조하면, 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(15)을 식각하여 상기 랜딩 플러그 폴리(13)를 노출시키는 비트라인 콘택홀(17)을 형성한다.
상기 비트라인 콘택홀(17)을 포함한 전체표면상부에 장벽금속층(19)인 Ti/TiN 층을 형성하고 상기 비트라인 콘택홀(17)을 매립하는 CVD W 층(21)을 전체표면상부에 형성한다.
도 1d를 참조하면, 상기 층간절연막(15)이 노출되도록 CMP 방법으로 평탄화식각하여 상기 비트라인 콘택홀(17) 내에만 상기 장벽금속층(19)과 CVD W 층(21)이 남는 비트라인 콘택플러그를 형성한다.
도 1e를 참조하면, 상기 비트라인 콘택플러그에 접속되는 비트라인용 도전층인 PVD W 층(23)을 전체표면상부에 형성하고 그 상부에 하드마스크층을 형성한다. 이때, 상기 하드마스크층은 질화막(25)과 PVD W 층(27)의 적층구조로 형성된다.
도 1f를 참조하면, 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로상기 하드마스크층(25,27), PVD W층(23)을 식각하여 비트라인(29)을 형성한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 2 회의 CMP 공정을 실시하여 생산 단가를 증가시킴으로써 반도체소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 단 1 회의 CMP 공정만을 이용하여 비트라인을 형성함으로써 반도체소자의 생산성을 감소시킬 수 있는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 종래기술의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 게이트전극13,33 : 랜딩 플러그 폴리
15,35 : 층간절연막17,37 : 비트라인 콘택홀
19,39 : 장벽금속층21,41 : CVD W 층
23,43 : PVD W 층25,45 : 질화막(하드마스크층)
27,47 : PVD W 층(하드마스크층)29,49 : 비트라인
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은,
랜딩 플러그 폴리가 구비되는 반도체기판 상에 층간절연막을 형성하는 공정과,
비트라인 콘택마스크를 이용한 식각공정으로 상기 랜딩 플러그 폴리를 노출시키는 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 포함한 전체표면상부에 장벽금속층을 소정두께 형성하고 상기 비트라인 콘택홀을 매립하는 CVD W 층을 전체표면상부에 형성하는 공정과,
상기 층간절연막이 노출되도록 CMP 공정을 실시하여 상기 비트라인 콘택홀 내에 CVD W 층과 장벽금속층으로 이루어지는 비트라인 콘택플러그를 형성하는 공정과,
상기 비트라인 콘택플러그에 접속되는 비트라인용 도전층과 하드마스크층 적층구조의 비트라인을 형성하는 공정을 포함하는 것과,
상기 층간절연막은 HDP 산화막, BPSG 또는 PE-TEOS 중에서 한가지로 2000 ∼ 3500 Å 두께만큼 형성하는 것과,
상기 비트라인 콘택플러그의 CMP 공정은 과수와 구연산이 첨가된 염기성의 산화막용 슬러리를 이용하여 실시하되,
상기 과수는 0.5 ∼ 8 wt％ 의 함량으로 포함되고, 상기 구연산은 0.1 ∼ 4 wt％ 의 함량으로 포함되는 것과,
상기 비트라인 콘택플러그의 CMP 공정으로 상기 층간절연막을 800 ∼ 1200 Å 두께만큼만 남기는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(도시안됨)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
전체표면상부에 게이트산화막(도시안됨), 게이트전극용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성하고 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극(31)을 형성한다.
전체표면상부에 하부절연층(도시안됨)을 형성한다.
콘택마스크를 이용한 자기정렬적인 콘택 식각공정으로 상기 게이트전극(31) 사이의 하부절연층을 선택적으로 식각하여 상기 활성영역을 노출시키는 랜딩 플러그 콘택홀(도시안됨)을 형성하고 이를 매립하는 랜딩 플러그 폴리(33)를 형성한다.
전체표면상부에 층간절연막(35)을 2000 ∼ 3500 Å 두께로 형성하되, HDP 산화막, BPSG 또는 PE-TEOS 등으로 형성한다.
도 2b를 참조하면, 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(35)을 식각하여 상기 랜딩 플러그 폴리(33)를 노출시키는 비트라인 콘택홀(37)을 형성한다.
상기 비트라인 콘택홀(37)을 포함한 전체표면상부에 장벽금속층(39)인 Ti/TiN 층을 형성하고 상기 비트라인 콘택홀(37)을 매립하는 CVD W 층(41)을 전체표면상부에 형성한다.
도 2c를 참조하면, 상기 층간절연막(35)을 노출시키는 평탄화식각공정으로 상기 비트라인 콘택홀(37)내에만 상기 장벽금속층(19)과 CVD W 층(21)이 남는 비트라인 콘택플러그를 형성한다. 이때, 상기 평탄화식각공정은 상기 층간절연막(35)이 800 ∼ 1200 Å 두께만큼 남도록 CMP 공정으로 실시한다.
여기서, 상기 CMP 공정은 기존의 금속용 슬러리가 아닌 염기성 베이스의 산화막용 슬러리에 과수 ( H2O2 ) 와 구연산 ( citric acid )을 첨가하여 실시한다. 이때, 상기 과수는 0.5 ∼ 8 wt％ 의 함량으로 포함되고, 상기 구연산은 0.1 ∼ 4 wt％ 의 함량으로 포함된다.
도 2d를 참조하면, 상기 비트라인 콘택플러그에 접속되는 비트라인용 도전층인 PVD W 층(43)을 전체표면상부에 형성하고 그 상부에 하드마스크층을 형성한다. 이때, 상기 하드마스크층은 질화막(45)과 PVD W 층(47)의 적층구조로 형성된다.
도 2e를 참조하면, 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(45,47), PVD W층(43)을 식각하여 비트라인(49)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 비트라인을 형성하는 공정중에 CMP 공정을 1 회만 실시할 수 있도록 하여 CMP 공정 사용에 따른 생산 비용을 절감할 수 있도록 함으로써 반도체소자의 생산성을 향상시키는 효과를 제공한다.

Claims (5)

  1. 랜딩 플러그 폴리가 구비되는 반도체기판 상에 층간절연막을 형성하는 공정과,
    비트라인 콘택마스크를 이용한 식각공정으로 상기 랜딩 플러그 폴리를 노출시키는 비트라인 콘택홀을 형성하는 공정과,
    상기 비트라인 콘택홀을 포함한 전체표면상부에 장벽금속층을 소정두께 형성하고 상기 비트라인 콘택홀을 매립하는 CVD W 층을 전체표면상부에 형성하는 공정과,
    상기 층간절연막이 노출되도록 CMP 공정을 실시하여 상기 비트라인 콘택홀 내에 CVD W 층과 장벽금속층으로 이루어지는 비트라인 콘택플러그를 형성하는 공정과,
    상기 비트라인 콘택플러그에 접속되는 비트라인용 도전층과 하드마스크층 적층구조의 비트라인을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 HDP 산화막, BPSG 또는 PE-TEOS 중에서 한가지로 2000 ∼ 3500 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  3. 제 1 항에 있어서,
    상기 비트라인 콘택플러그의 CMP 공정은 과수와 구연산이 첨가된 염기성의 산화막용 슬러리를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  4. 제 3 항에 있어서,
    상기 과수는 0.5 ∼ 8 wt％ 의 함량으로 포함되고, 상기 구연산은 0.1 ∼ 4 wt％ 의 함량으로 포함되는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  5. 제 1 항에 있어서,
    상기 비트라인 콘택플러그의 CMP 공정으로 상기 층간절연막을 800 ∼ 1200 Å 두께만큼만 남기는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
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