KR20020034468A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자에서 비트 라인과 캐패시터의 하부 전극용 스토러지 노드 콘택 패드를 듀얼 다마신법을 이용하여 동시에 형성하므로, 소자의 고집적화에 의한 선폭 감소에 따른 비트 라인 패터닝의 난점을 해결하면서 동시에 기존의 자기 정렬 콘택 식각 공정법으로 형성하는 스토러지 노드 콘택 패드 보다 높이를 감소시킬 수 있어, 소자의 고집적화 실현 및 공정 단순화를 이룰수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자에서 비트 라인과 캐패시터의 하부 전극용 스토러지 노드 콘택 패드를 듀얼 다마신(dual damascene)법을 이용하여 동시에 형성하므로, 소자의 고집적화에 의한 선폭 감소에 따른 비트 라인 패터닝의 난점을 해결하면서 동시에 기존의 자기 정렬 콘택 (self aligned contact) 식각 공정법으로 형성하는 스토러지 노드 콘택 패드(storage node contact pad) 보다 높이를 감소시킬 수 있어, 소자의 고집적화 실현 및 공정 단순화를 이룰수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 고속화되어 감에 따라 얕은 접합부(shallow junction)가 요구될 뿐만 아니라 콘택 저항이 줄어드는 것을 방지하여야만 한다. 이를 해결하기 위해서는 반도체 기판에 대한 식각 손상(etch damage)을 최소화하고, 콘택 공정 마진을 확보하여야 하는데, 하나의 방안으로 콘택 패드(contact pad) 형성 공정을 도입하고 있다. 즉, 셀 지역에는 다수의 워드 라인이 조밀하게 형성되고, 워드 라인 사이의 접합부에 비트 라인 및 캐패시터를 연결시키기 위하여, 콘택홀을 형성한 후 그 내부에 도전성 물질을 채워 비트 라인용 및 캐패시터의 하부 전극용 콘택 패드를 다수 형성하고 있다. 콘택 패드들을 형성한 후에 비트 라인 콘택 패드와 연결되는 비트 라인을 다수 형성하고, 이후 비트라인 사이에 캐패시터의 하부 전극용 중간 콘택 패드를 형성한다. DRAM의 고집적화 및 고속화에 따라 텅스텐을 비트 라인으로 사용하게 되었으며, 하부 전극용 중간 콘택 패드를 형성하는 공정을 자기 정렬 콘택 식각 공정법을 적용하고 있다.
그런데, 비트 라인을 패터닝함에 있어 일정 선폭 이하에서는 양호한 형상(profile)의 패턴을 얻기 어려울 뿐만 아니라, 자기 정렬 콘택 식각 공정법에 의한 중간 콘택 패드의 높이를 감소시키는데 한계가 있어, 차세대 소자 개발을 어렵게 하고 있다.
따라서, 본 발명은 비트 라인 패터닝의 난점을 해결하면서 동시에 스토러지 노드 콘택 패드의 높이를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 소자의 고집적화 실현 및 공정 단순화를 이룰수 있는 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 비트 라인 콘택 패드 및 제 1 스토러지 노드 콘택 패드가 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상에 제 1 및 2 절연막을 순차적으로 형성한 후, 상기 콘택 패드 각각에 대응되는 위치의 상기 제 2 절연막을 제거하는 단계; 상기 제 2 절연막 상에 제 3 절연막을 형성한 후, 듀얼 다마신법으로 상기 비트 라인 콘택 패드에 제 1 다마신 패턴을, 상기 제 1 스토러지 노드 콘택 패드에 제 2 다마신 패턴을 형성하는 단계; 및 상기 제 1 다마신 패턴에 비트 라인을, 상기 제 2 다마신 패턴에 제 2 스토러지 노드 콘택 패드를 동시에 형성하는 단계를 포함하여 이루어진다.
상기에서, 제 1 및 3 절연막은 제 2 절연막 대한 식각 선택비가 높은 USG나 BPSG와 같은 산화물로 형성하며, 제 2 절연막은 질화물을 화학기상증착법으로 100 내지 1000Å의 두께로 증착하여 형성한다.
비트 라인 및 상기 제 2 스토러지 노드 콘택 패드는 텅스텐과 같은 도전성 물질을 상기 제 1 및 2 다마신 패턴이 충분히 매립되도록 증착한 후, 화학적 기계적 연마 공정으로 연마하여 형성한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판12a: 제 1 접합부
12b: 제 2 접합부13: 워드 라인
14: 절연막15: 비트 라인 콘택 패드
16: 제 1 스토러지 노드 콘택 패드17: 제 2 층간 절연막
17a: 제 1 절연막17b: 제 2 절연막
17c: 제 3 절연막18a: 제 1 다마신 패턴
18b: 제 2 다마신 패턴19a: 비트 라인
19b: 제 2 스토러지 노드 콘택 패드20: 제 3 층간 절연막
20a: 제 4 절연막20b: 제 5 절연막
21: 제 3 스토러지 노드 콘택 패드22: 하부 전극
23: 유전체막24: 상부 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 다수의 접합부(12a 및 12b) 및 다수의 워드 라인(13)을 형성한다. 워드 라인(13) 각각을 둘러싸는 절연막(14)을 형성한 후, 전체 구조상에 제 1 층간 절연막(도면에는 도시 안됨)을 형성한다. 마스크 공정 및 식각 공정으로 접합부(12a 및 12b) 상의 제 1 층간 절연막을 제거하여 콘택홀들을 형성한 후, 콘택홀들 내부에 도전성 물질을 채워 제 1 접합부(12a)에는 비트 라인 콘택 패드(15)를, 제 2 접합부(12b)에는 제 1 스토러지 노드 콘택 패드(16)를 각각 형성한다. 전체 구조상에 제 1 및 2 절연막(17a 및 17b)을 순차적으로 형성한 후, 비트 라인 콘택 패드(15) 및 제 1 스토러지 노드 콘택 패드(16) 각각에 대응되는 위치의 제 2 절연막(17b)을 제거하고, 제 3 절연막(17c)을 전체면에 형성하여 제 2 층간 절연막(17)을 형성한다. 듀얼 다마신법으로 제 3 및 1 절연막(17c 및 17a)을 제거하여 다수의 다마신 패턴(18a 및 18b)을 형성한다. 제 1 다마신 패턴(18a)은 비트 라인 콘택 패드(15)가 저면을 이루며, 제 2 다마신 패턴(18b)은 제 1 스토러지 노드 콘택 패드(16)가 저면을 이룬다.
상기에서, 절연막(14)은 적어도 질화물이 포함되도록 형성하여 콘택홀 형성을 위한 식각 공정시 워드 라인(13)이 노출되는 것이 방지되도록 한다. 제 1 층간 절연막은 산화물로 형성된다. 비트 라인 콘택 패드(15)와 제 1 스토러지 노드 콘택 패드(16)는 폴리실리콘이나 기타 도전성 물질을 증착한 후 화학적 기계적 연마(CMP) 공정으로 연마하여 동시에 형성된다. 제 2 절연막(17b)은 듀얼 다마신 패턴을 형성하기 위한 식각 공정시 식각 방지막 역할을 하며, 주로 질화물을 화학기상증착(CVD)법으로 100 내지 1000Å의 두께로 증착하여 형성한다. 제 1 및 3 절연막(17a 및 17c)은 질화물에 대한 식각 선택비가 높은 USG나 BPSG 등의 산화물로 형성하며, BPSG로 형성할 경우 붕소(B)나 인(P)이 확산되는 것을 방지하면서 수분에 의한 열화를 방지하기 위하여 USG를 화학기상증착(CVD)법에 의해 600℃ 이하의 온도에서 200 내지 1000Å의 두께로 BPSG 도포 전후에 도포한다.
도 1b를 참조하면, 텅스텐과 같은 도전성 물질을 제 1 및 2 다마신 패턴(18a및 18b)이 충분히 매립되도록 증착한 후, 화학적 기계적 연마 공정으로 연마하여, 제 1 다마신 패턴(18a)에는 비트 라인(19a)을, 제 2 다마신 패턴(18b)에는 제 2 스토러지 노드 콘택 패드(19b)를 동시에 형성한다.
상기에서, 패턴(18a 및 18b)를 매립시키는 물질로 텅스텐을 사용하고, SiH4환원 반응을 이용하는 경우에는 증착 압력을 3 내지 10 Torr의 범위에서, H2환원 반응을 이용하는 경우에는 증착 압력을 90 내지 300 Torr의 범위에서, 온도를 380 내지 450℃의 범위에서 텅스텐 증착 공정을 실시한다.
도 1c를 참조하면, 비트 라인(19a) 및 제 2 스토러지 노드 콘택 패드(19b)를 포함한 전체 구조상에 제 4 절연막(20a)을 형성한 후, 제 2 스토러지 노드 콘택 패드(19b)에 대응되는 위치의 제 4 절연막(20a)을 제거하고, 제 5 절연막(20b)을 전체면에 형성하여 제 3 층간 절연막(20)을 형성한다. 제 5 및 4 절연막(20b 및 20a)을 일부 제거하여 제 2 스토러지 노드 콘택 패드(19b)가 노출되도록 한 후, 도전성 물질 증착 및 연마 공정을 실시하여 제 3 스토러지 노드 콘택 패드(21)를 형성한다. 제 3 스토러지 노드 콘택 패드(21)에 연결되는 하부 전극(22)을 형성하고, 그 상부에 유전체막(23) 및 상부 전극(24)을 순차적으로 형성하여 캐패시터를 완성한다.
상기에서, 제 4 절연막(20a)은 식각 방지막 역할을 하며, 주로 질화물을 화학기상증착(CVD)법으로 100 내지 1000Å의 두께로 증착하여 형성한다. 제 5 절연막(20b)은 질화물에 대한 식각 선택비가 높은 USG나 BPSG 등의 산화물로 형성하며, BPSG로 형성할 경우 붕소(B)나 인(P)이 확산되는 것을 방지하면서 수분에 의한 열화를 방지하기 위하여 USG를 화학기상증착(CVD)법에 의해 600℃ 이하의 온도에서 200 내지 1000Å의 두께로 BPSG 도포 전후에 도포한다.
상술한 바와 같이, 본 발명은 비트 라인과 캐패시터의 하부 전극용 스토러지 노드 콘택 패드를 듀얼 다마신법을 이용하여 동시에 형성하므로, 소자의 고집적화에 의한 선폭 감소에 따른 비트 라인 패터닝의 난점을 해결하면서 동시에 기존의 자기 정렬 콘택 식각 공정법으로 형성하는 스토러지 노드 콘택 패드 보다 높이를 감소시킬 수 있어, 소자의 고집적화 실현 및 공정 단순화를 이룰수 있다.
Claims (6)
- 비트 라인 콘택 패드 및 제 1 스토러지 노드 콘택 패드가 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 제 1 및 2 절연막을 순차적으로 형성한 후, 상기 콘택 패드 각각에 대응되는 위치의 상기 제 2 절연막을 제거하는 단계;상기 제 2 절연막 상에 제 3 절연막을 형성한 후, 듀얼 다마신법으로 상기 비트 라인 콘택 패드에 제 1 다마신 패턴을, 상기 제 1 스토러지 노드 콘택 패드에 제 2 다마신 패턴을 형성하는 단계; 및상기 제 1 다마신 패턴에 비트 라인을, 상기 제 2 다마신 패턴에 제 2 스토러지 노드 콘택 패드를 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 3 절연막은 상기 제 2 절연막 대한 식각 선택비가 높은 USG나 BPSG와 같은 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막은 질화물을 화학기상증착법으로 100 내지 1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 및 3 절연막을 BPSG로 형성할 경우, USG를 화학기상증착법에 의해 600℃ 이하의 온도에서 200 내지 1000Å의 두께로 상기 BPSG 도포 전후에 도포하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비트 라인 및 상기 제 2 스토러지 노드 콘택 패드는 텅스텐과 같은 도전성 물질을 상기 제 1 및 2 다마신 패턴이 충분히 매립되도록 증착한 후, 화학적 기계적 연마 공정으로 연마하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비트 라인 및 상기 제 2 스토러지 노드 콘택 패드는 텅스텐으로 형성하되, SiH4환원 반응을 이용하는 경우에는 증착 압력을 3 내지 10 Torr의 범위에서, H2환원 반응을 이용하는 경우에는 증착 압력을 90 내지 300 Torr의 범위에서, 온도를 380 내지 450℃의 범위에서 텅스텐 증착 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (4)
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|---|---|---|---|---|
| KR100480601B1 (ko) * | 2002-06-21 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100481173B1 (ko) * | 2002-07-12 | 2005-04-07 | 삼성전자주식회사 | 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법 |
| KR100486273B1 (ko) * | 2002-10-16 | 2005-04-29 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100764336B1 (ko) * | 2002-06-29 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 및 그 제조방법 |
-
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480601B1 (ko) * | 2002-06-21 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US6890841B2 (en) | 2002-06-21 | 2005-05-10 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit memory devices that include a plurality of landing pad holes that are arranged in a staggered pattern and integrated circuit memory devices formed thereby |
| KR100764336B1 (ko) * | 2002-06-29 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 및 그 제조방법 |
| KR100481173B1 (ko) * | 2002-07-12 | 2005-04-07 | 삼성전자주식회사 | 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법 |
| KR100486273B1 (ko) * | 2002-10-16 | 2005-04-29 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| US6902998B2 (en) | 2002-10-16 | 2005-06-07 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having storage nodes |
| US7138675B2 (en) | 2002-10-16 | 2006-11-21 | Samsung Electronics Co., Ltd. | Semiconductor devices having storage nodes |
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