KR20020018025A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20020018025A
KR20020018025A KR1020010051778A KR20010051778A KR20020018025A KR 20020018025 A KR20020018025 A KR 20020018025A KR 1020010051778 A KR1020010051778 A KR 1020010051778A KR 20010051778 A KR20010051778 A KR 20010051778A KR 20020018025 A KR20020018025 A KR 20020018025A
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semiconductor substrate
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요꼬야마유이찌
야스무라순지
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체 장치는, 각 절연층에 형성되고, 서로가 통하며 적어도 연결 부분들에서 다른 직경을 갖는 개구부들을 정의하는 캐패시터 전극을 포함하며, 이 캐패시터 전극은 개구부들의 표면을 따라 연장하도록 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 이를 제조하는 방법에 관한 것으로서, 더 상세하게는 캐패시터 전극이 형성된 개구부의 표면적을 증가시키는 형태로 대량 정전 용량을 갖는 캐패시터를 구비하는 반도체 장치, 및 이런 반도체 장치를 제조하는 방법에 관한 것이다.
DRAM과 같은 캐패시터를 갖는 반도체 장치는 캐패시터의 용량이 소자의 다운사이징의 발달에 따라 감소하는 문제를 갖는다. 최근에는, 이 문제를 해결하기 위하여, 각종의 캐패시터들이 제안되고 있다. 이들 중의 하나가 원통 캐패시터(cylindrical capacitor)이다. 도 29a 및 29b들은 원통 캐패시터를 갖는 통상의 반도체 장치의 일부를, 각각 도시한 단면도 및 평면도이다.
도 29를 참조하면, 게이트 배선(103)이 도시되지 않은 게이트 절연막을 통해 반도체 기판(101) 위에 형성되어 있다. 게이트 배선(103)의 상면 및 측면에, 각각, 실리콘 산화막(105) 및 질화막 측벽(107)이 형성된다. 또한, 산화막(105) 위에, 질화막(109)이 에칭 스토퍼 막으로서 형성된다. 게이트 배선(103) 위에, 반도체 기판(101)에 도달하는 개구부(113)를 갖는 절연막(111)이 이들 절연막을 통해 형성된다. 개구부들(113)은 반도체 기판(101)에 전기적으로 접속된 도전층들(115 및 116)로 채워진다.
절연막(111) 위에, 비트 배선(125)을 포함한 층간 절연막(121)이 형성된다. 층간 절연막(121)에, 개구부들(113)과 통하는 개구부(123)가 형성된다. 개구부(123)는 도전층(115)을 통해 반도체 기판(101)에 접속되는 비트 배선(125)으로 채워져있다. 개구부(135)가 비트 배선(125)들 사이를 통과하고 개구부(113)와 통하도록 형성된다. 개구부(135)는 도전층(116)을 통해 반도체 기판(101)과 접속되는 도전층(137)으로 채워져있다.
층간 절연막(121) 위에, 개구부(135)와 통하는 원통 개구부(143)를 갖는 층간 절연막(139)이 형성된다. 개구부(143)내에, 원통 캐패시터(159)가 원통 개구부(143)의 내벽을 따라서 형성되어있다. 원통 캐패시터(159)는 캐패시터 하부 전극(152), 캐패시터 유전체 막(154) 및 캐패시터 상부 전극(156)을 포함한다.캐패시터(159)는 도전층(137) 및 도전층(116)을 통해 전기적으로 반도체 기판(101)과 접속되어 있다.
도 30내지 38의 제조 공정을 도시한 단면도를 참조하여, 상기에 언급된 반도체 장치 제조 방법의 설명이 주어진다.
우선, 도 30을 참조하면, 반도체 기판(101) 위에, 하드 마스크로서의 산화막으로 각각 덮인 게이트 배선들(103)이 형성되어있다. 질화막으로 구성된 측벽막(107)이 게이트 배선들(103)의 측면 위에 형성된다. 게이트 배선들(103) 위에, 질화막으로 구성된 에칭 스토퍼(109) 및 산화막으로 구성된 절연막(111)이 연속적으로 형성된다.
도 31을 참조하면, 레지스트막(113)을 마스크로 이용하여, 절연막(111)과 에칭 스토퍼(109)들은 반도체 기판(101)을 노출시키기 위하여 에칭되어져서 개구부(113)들이 형성되어진다.
이 경우에서, 이 에칭때문에, 반도체 기판(101)의 표면 위에 변형층이 형성된다. 이 변형층은 드라이 에칭에 의해 제거된다.
도 32를 참조하면, 도전층(115)이 에치-백(etch-back) 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 각 개구부(113)들 내에 형성된다.
도 33을 참조하면, 산화막으로 구성된 절연막(118)이 절연막(111) 위에 형성된다. 절연막(118) 위에, 소망의 패턴을 갖는 레지스트막(173)이 형성된다. 이후, 레지스트막(173)을 마스크로 이용해서, 도전층(115)에 도달하는 개구부(123)를만들도록 절연막(118)이 에칭된다.
이 경우에 있어서, 드라이 에칭에 기인한 변형층이 개구부(123)내의 도전층(115) 표면 위에 형성되기 때문에, 이 변형층은 드라이 에칭에 의해 제거된다.
도 34를 참조하면, 비트 배선(125)이 개구부(123)를 채우도록 절연막(118) 위에 형성된다.
도 35를 참조하면, 산화막으로 구성된 절연막(120)이 비트 배선(125) 위에 형성된다. 소망의 패턴을 갖는 레지스트막(183)이 절연막(120) 위에 형성된다. 이후, 레지스트막(183)을 마스크로 이용하여, 절연막들(120 및 118)을 포함하는 층간 절연막(121)이 에칭되어 도전층(116)에 도달하는 개구부(135)가 형성된다. 이 경우에서, 에칭에 기인한 변형층이 도전층(116)의 표면위에 형성되기 때문에, 변형층은 드라이 에칭에 의해 제거된다.
도 36을 참조하면, 도전층(137)이 에치-백 기술 또는 CMP 기술에 의해 개구부(135) 내에 형성되어진다.
도 37을 참조하면, 층간 절연막(139)이 층간 절연막(121) 위에 형성된다. 또한, 소망의 패턴을 갖는 레지스트막(177)이 층간 절연막(139) 위에 형성된다. 이후, 레지스트막(177)을 마스크로 이용해서, 층간 절연막(139)은 에칭되어 도전층(137)에 도달하는 원통 개구부(143)가 형성된다. 이 경우에서, 에칭에 기인한 변형층이 도전층(137)의 표면 위에 형성되기 때문에, 변형층은 드라이 에칭에 의해 제거된다.
도 38을 참조하면, 폴리실리콘막(151), 산화/질화막(153) 및 폴리실리콘막(155)이 층간 절연막(139) 위 및 원통 개구부(143)의 안쪽 벽을 따라 형성되어진다.
최종적으로, 다시 도 29를 참조하면, 절연막(139) 위에 위치한 폴리실리콘막(151), 산화/질화막(153) 및 폴리실리콘막(155)들은 에치-백 기술 또는 CMP 기술에 의해 제거된다. 따라서, 캐패시터 하부 전극(152), 캐패시터 유전체막(154), 및 캐패시터 상부 전극(156)을 포함하는 캐패시터(159)가 형성되어 반도체 장치가 완성된다.
그러나, 상기에 언급한 통상의 기술에서, 다운사이징이 더욱 계속될때, 필요 정전 용량을 보장하기 위해 원통 개구부는 깊어질 수 있다. 이는 원통 개구부를 형성하는 것을 어렵게 만든다. 또한, 개구부를 형성하기 위한 에칭때문에 생성된 변형층을 완전히 제거하는 것은 어렵다. 찌꺼기는 장치의 응답 속도의 감소를 이끄는 접촉 저항을 증가시킨다.
본 발명은 상기에 언급한 문제들을 해결하기 위해 완성되었다.
본 발명의 제 1 목적은 통상의 구조를 크게 바꾸지 않고 캐패시터 전극의 면적을 증가시켜 캐패시터의 충분한 정전 용량을 보장할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제 2 목적은 캐패시터 전극과 반도체 기판 사이의 저항을 줄이고 전기적으로 큰 신뢰성을 가지는 반도체 장치를 제공하는 것이다.
본 발명의 제 3 목적은 상기에 언급한 반도체 장치를 제조하는 방법을 제공하는 것이다.
캐패시터를 갖는 반도체 장치는,
반도체 기판;
상기 반도체 기판위에 형성된 다수의 절연층;
각각의 절연층에 서로 통하도록 형성되고, 적어도 각각의 연결 부분들에서 다른 직경을 갖는 다수의 개구부들;
상기 반도체 기판에 접하는 다수 절연층의 최하층 내의 개구부에 부분적으로 또는 실질적으로 전체에 형성되고, 상기 반도체 기판과 전기적으로 접속된 도전층;
상기 도전층 위 및 상기 각각의 절연층에 형성된 개구부들의 표면들을 따라 연장하도록 형성된 캐패시터 하부 전극; 및
캐패시터 절연막을 통해 상기 캐패시터 하부 전극위에 형성된 캐패시터 상부 전극을 포함한다.
캐패시터를 갖는 반도체 장치는,
반도체 기판;
상기 반도체 기판 위에 형성되고, 제 1 배선을 포함하고, 상기 반도체 기판에 도달하는 제 1 개구부를 갖는 제 1 절연층;
상기 제 1 절연층 위에 형성되고, 제 2 배선을 포함하고, 상기 제 1 개구부와 통하는 제 2 개구부를 갖는 제 2 절연층;
상기 제 2 절연층 위에 형성되고, 상기 제 2 개구부와 통하는 제 3 개구부를갖는 제 3 절연층;
상기 제 1, 제 2, 및 제 3 개구부들의 표면 위에 형성된 캐패시터 하부 전극; 및
캐패시터 유전체막을 통해 상기 캐패시터 하부 전극위에 형성된 캐패시터 상부 전극을 포함하고, 상기 개구부들은 적어도 각각의 이들의 결합 부분들에서 서로다른 직경들을 갖는다.
상기 캐패시터 하부 전극은 상기 제 1 개구부에 부분적 또는 실질적으로 전체에 형성된 도전층을 통해 상기 반도체 기판에 전기적으로 접속된다.
상기 제 1 개구부는 상기 제 1 절연막 및 상기 제 1 배선의 표면 위에 형성된 에칭 스토퍼 막을 포함한다.
상기 제 2 개구부는 상기 제 2 절연막 및 상기 제 2 배선의 표면 위에 형성된 에칭 스토퍼 막을 포함한다.
캐패시터를 갖는 반도체 장치를 제조하는 방법에 있어서,
반도체 기판 위에, 제 1 배선을 포함하고, 상기 반도체 기판에 도달하는 제 1 개구부를 갖는 제 1 절연층을 형성하는 단계;
상기 제 1 개구부내에, 상기 반도체 기판에 전기적으로 접속된 제 1 도전층을 형성하는 단계;
상기 제 1 절연층 위에, 제 2 배선을 포함하는 제 2 절연층을 형성하는 단계;
상기 제 2 절연층내에, 제 1 개구부와 통하고, 상기 제 1 개구부와의 연결부분에서 상기 제 1 개구부의 직경과는 다른 직경을 갖는 제 2 개구부를 형성하는 단계;
상기 제 2 개구부내에, 상기 제 1 도전층과 전기적으로 접속된 제 2 도전층을 형성하는 단계;
상기 제 2 절연층 위에 제 3 절연층을 형성하는 단계;
상기 제 3 절연층내에, 상기 제 2 개구부와 통하고, 상기 제 2 개구부와의 연결 부분에서 상기 제 2 개구부의 직경과는 다른 직경을 갖는 제 3 개구부를 형성하는 단계;
상기 제 3 개구부를 통해 적어도 상기 제 2 도전층을 제거하는 단계;
상기 제 1, 제 2, 및 제 3 개구부들의 표면 위에, 상기 반도체 기판과 전기적으로 접속되는 캐패시터 하부 전극을 형성하는 단계; 및
상기 캐패시터 하부 전극위에, 캐패시터 유전체막을 통해 캐패시터 상부 전극을 형성하는 단계를 포함한다.
상기 제 2 도전층을 형성하는 단계에서, 상기 제 2 도전층은 상기 제 2 절연층 위에 연장하도록 형성된다.
상기 제 2 도전층을 제거하는 단계에서, 상기 제 1 도전층의 일부분이 제거되고, 캐패시터 하부 전극이 제 1 도전층을 통해 반도체 기판과 전기적으로 접속된다.
상기 캐패시터를 갖는 반도체 장치를 제조하는 방법은, 제 1 배선 위에 형성된 에칭 스토퍼 막을 이용하여 자기-정렬 방식(self-aligned manner)으로 제 1 개구부를 형성하는 단계를 더 포함한다.
상기 캐패시터를 갖는 반도체 장치를 제조하는 방법은, 제 2 배선 위에 형성된 에칭 스토퍼 막을 이용하여 자기-정렬 방식으로 제 2 개구부를 형성하는 단계를 더 포함한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 16은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 18은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 20은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 21은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 22는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 24는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 25는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 26은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 27은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 28은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 단계 단면도.
도 29는 통상의 반도체 장치의 단면도.
도 30은 통상의 반도체 장치를 제조 단계의 단면도.
도 31은 통상의 반도체 장치를 제조 단계의 단면도.
도 32는 통상의 반도체 장치를 제조 단계의 단면도.
도 33은 통상의 반도체 장치를 제조 단계의 단면도.
도 34는 통상의 반도체 장치를 제조 단계의 단면도.
도 35는 통상의 반도체 장치를 제조 단계의 단면도.
도 36은 통상의 반도체 장치를 제조 단계의 단면도.
도 37은 통상의 반도체 장치를 제조 단계의 단면도.
도 38은 통상의 반도체 장치를 제조 단계의 단면도.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판
103 : 게이트 배선
105 : 실리콘 산화막
152 : 캐패시터 하부 전극
154 : 캐패시터 유전체 막
156 : 캐패시터 상부 전극
159 : 원통 캐패시터
<제 1 실시예>
도 1a 및 1b들은 각각, 본 발명의 제 1 실시예에 따른 반도체 장치의 한부분의 구조적 단면도 및 이의 평면도를 도시하고 있다. 이들 도면들을 참고하여, 제 1 실시예가 설명되어질 것이다. 각각의 실시예들을 설명하기 위한 도면들에서, 동일한 참조 번호는 설명을 생략하기 위해 동일 또는 대응 부분들을 나타낸다.
도 1a를 참조하면, 게이트 배선(3)이 도시되지 않은 게이트 절연막을 통해 반도체 기판(1) 위에 제 1 배선으로 형성된다. 게이트 배선(3)의 상면 및 측면 위에, 각각, 실리콘 산화막(5) 및 질화 측벽 막(7)이 형성된다. 또한, 산화막(5) 위에, 에칭 스토퍼 막(9)이 형성된다. 게이트 배선(3) 위에, 반도체 기판(1)에 도달하는 개구부(13)를 갖는 절연막(11)이 제 1 절연층으로서 이들 절연막들을 통해 형성된다.
제 1 개구부들(13)은 도전층들(15 및 16)로 채워진다. 도전층(15)은 완전히 개구부(13)에 채워져, 상부의(overlying) 비트 배선(25)을 반도체 기판(1)에 전기적으로 접속시킨다. 반면에, 도전층(16)은 개구부(13)에 불충분하게 채워져, 상부의 캐패시터(59)를 반도체 기판(1)과 전기적으로 접속시킨다.
절연막(11) 위에, 층간 절연막(21)이 제 2 배선인 비트 배선(들)을 포함하는 제 2 절연층으로서 형성된다. 비트 배선(25)은 층간 절연막(21)내에 형성되고 도전층(15)에 도달하는 개구부(23)에 채워져서, 비트 배선(25)은 도전층(15)을 통해 반도체 기판(1)에 전기적으로 접속된다. 비트 배선(25)의 상면 위에 에칭 스토퍼 막들(27 및 31)이 형성되고, 또한 비트 배선(25)의 측벽에도 에칭 스토퍼 막으로서의 질화 측벽 막(29)이 형성된다.
층간 절연막(21)에, 비트 배선들(25) 사이를 통과하고 제 1 개구부(13)와 통하는 제 2 개구부(35)가 형성된다. 제 2 개구부(35)는 적어도 연결 부분들에서 제 1 개구부(13)와 직경이 다른 직경을 갖도록 형성된다. 도 1에서, 제 2 개구부(35)는 제 1 개구부(13)의 직경보다 더 작은 직경을 갖는 것을 도시한다.
층간 절연막(21) 위에, 층간 절연막(39)이 제 3 절연막으로서 형성된다. 층간 절연막(39)에, 원통형인 제 3 개구부(43)가 제 2 개구부(35)와 통하도록 형성된다. 원통 개구부(43)는 적어도 연결 부분들에서 개구부(35)의 직경과 다른 직경을 갖도록 형성된다. 도 1에서, 개구부(43)는 개구부(35)의 직경보다 작은 직경을 갖는 것을 도시한다.
제 1 개구부(13), 제 2 개구부(35) 및 제 3 개구부(43)내에, 그리고 도전막(16) 위에, 연속적으로 적층된 캐패시터 하부 전극(52), 캐패시터 유전체 막(54) 및 캐패시터 상부 전극(53)을 포함하는 캐패시터(59)가 이들의 표면을 따라 연장하도록 형성된다.
제 1 실시예에 따른 반도체 장치는 전술한 바와 같이 구성되어 있다.
도 2내지 15에 제조 공정을 도시한 단면도를 참조하여, 전술한 반도체 장치의 제조 방법에 대한 설명이 주어질 것이다.
우선, 도 2를 참조하면, 실리콘으로 구성된 반도체 기판(1) 위에, 산화막(5)을 하드 마스크로 이용하여, 폴리실리콘 등으로 구성된 게이트 배선(3)이 형성된다. 따라서, 30nm의 두께를 갖는 질화 측벽 막(7)이 게이트 배선(3) 및 산화막(5)의 측면위에 형성된다.
반도체 기판(1) 위에 두께 15nm인 질화막으로 구성된 에칭 스토퍼 막(9) 및 두께 500nm인 BPTEOS(Boro-Phospho-Tetra-Ortho-Silicate) 산화막으로 구성된 절연막(11)이 CVD에 의해 연속적으로 생성된다. 이 기판 표면 위에, 규정 패턴을 가진 레지스트 막(71)이 형성된다.
도 3을 참조하면, 레지스트 막(71)을 마스크로 이용하여, 절연막(11)은 C4F8/CH2F2/CO/Ar의 혼합 기체를 이용한 드라이 에칭에 의해 하부의 에칭 스토퍼 막(9)에 대해 40 이상 선택 비를 제공하도록 에칭된다. 이후, 에칭 스토퍼 막(9)가, 반도체 기판(1)에 대해 5 정도의 선택 비를 제공하는 조건하에서 에칭되어 반도체 기판(1)이 노출되어 제 1 개구부들(13)이 형성된다.
이 경우에서, 드라이 에칭때문에, 변형층이 반도체 기판(1)의 노출 표면 위에 형성된다. CF4/O2/Ar의 혼합 기체를 이용한 산화막에 대한 드라이 에칭 조건하에서 10nm 정도의 두께로 반도체 기판을 에칭함으로써 변형층이 제거된다.
레지스트막(71)은 개구부들이 형성된 후에 제거된다.
도 4를 참조하면, 인-첨가 비정질 실리콘 막이 절연막(11) 위에 CVD에 의해 개구부들(13)내로 채워지도록 형성된다. 이후, 비정질 실리콘 막은 에치-백 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 각각의 제 1 개구부들(13)내로 채워짐으로써, 도전층(15 및 16)이 형성된다.
도 5를 참조하면, 100-300nm의 두께를 갖는 TEOS 또는 BPTEOS로 구성된 절연막(18)이 CVD에 의해 절연막(11) 위에 형성된다. 다음으로, 절연막(18) 위에, 규정 패턴을 갖는 레지스트막(73)이 형성된다. 레지스트막(73)을 마스크로 이용하여, 절연막(18)이 에칭되어져서 도전층(15)에 도달하는 개구부(23)가 형성된다.
도 6을 참조하면, 텅스텐 막으로 구성된 비트 배선(25)이 절연막(18)위에 형성됨으로써 배선(25)이 개구부(23)에 채워진다. 비트 배선(25) 위에, 50nm내지 200nm의 두께를 갖는 질화막으로 구성된 에칭 스토퍼 막(27)이 형성된다.
비트 배선(25)은 텅스텐 막 대신에 폴리실리콘과 같은 도전막으로 구성될 수도 있다.
도 7을 참조하면, 50nm의 두께를 갖는 질화막이 비트 배선(25)을 덮도록 절연막(18)의 전체 표면 위에 형성된다. 질화막은 CF4/CHF3/O2/Ar의 혼합 기체를 이용한 이방성 드라이 에칭이 되어짐으로써, 비트 배선(25)의 측벽 위에 질화 측벽 막(29)이 형성된다. 이후, 100nm의 두께를 갖는 에칭 스토퍼 막(30)이 에칭 스토퍼 막(27) 및 질화 측벽 막(29)을 통해 비트 배선(25)의 전체 표면 위에 형성된다.
도 8을 참조하면, BPTEOS 산화막으로 구성된 절연막(20)이 비트 배선(25)을덮도록 CVD에 의해 절연막(18)위에 형성된다. 규정 패턴을 갖는 레지스트 막(75)이 절연막(20) 위에 형성된다. 이후, 레지스트막(75)을 마스크로 이용하여, 에칭 스토퍼 막(30)에 대한 40 정도의 선택 비를 제공하도록 절연막(20)이 C4F8/CH2F2/CO/Ar의 혼합 기체를 이용한 이방성 드라이 에칭에 의한 자기-정합 방식으로 에칭된다. 계속해서, 레지스트막(75)을 마스크로 이용하여, 비트 배선(25)의 쇼울더에서 질화막에서의 막 감소를 최소화하는 조건하에서 절연막(18)의 표면을 노출시키기 위하여 에칭 스토퍼 막(30)을 에칭하여서, 개구부(32)를 형성한다.
도 9를 참조하면, 상기 에칭에 이어져서, 레지스트막(75), 에칭 스토퍼(30), 및 질화막 측벽(29)을 마스크로 이용하여, 절연막(20)은 C4F8/CH2F2/CO/Ar의 혼합 기체를 이용한 이방성 드라이 에칭에 의한 도전막(15)의 표면을 노출시키기 위해 자기-정합 방식으로 에칭되어서, 개구부(34)를 형성한다. 따라서, 개구부(32) 및 개구부(34)를 포함한 제 2 개구부(35)가 층간 절연막(21)에 형성된다.
이 경우에, 비록 에칭에 기인한 변형층이 도전층(15)의 표면위에 형성되더라도, 이 실시예에서, 하기에 언급될 이유로 이 단계에서는 변형층을 제거하는 것이 필요치않다. 개구부(35)는 적어도 개구부(13)와 연결되는 부분에서 개구부(13)의 직경과 다른 직경을 갖도록 형성된다. 도 9에서, 개구부(35)의 직경은 개구부(13)의 직경보다 작은 직경을 갖는 것을 도시한다.
도 10을 참조하면, 인-첨가 비결정질 실리콘 막이 개구부(35)를 채우도록 CVD에 의해 절연막(20)위에 형성된다. 그후에, 비결정질 실리콘 막은 에치-백 또는 CMP 기술로 개구부(35)에 채워져서, 제 2 도전층(37)을 형성한다.
도 11을 참고하면, 1.5um의 두께를 갖는 BPTEOS로 구성된 절연막(39)이 CVD에 의해 절연막(20)위에 형성된다. 규정 패턴을 갖는 레지스트막(77)이 절연막(39) 위에 형성된다. 그후에, 레지스트막(77)을 마스크로 이용하여, 도전층(37)에 도달하는 제 3 개구부를 구성하는 원통 개구부(43)가 C4F8/CH2F2/CO/Ar의 혼합 기체를 이용한 드라이 에칭에 의해 형성된다.
이 경우에, 비록 도전층(37)위에 드라이 에칭때문에 변형층이 형성되지만, 이의 제거는 이 단계에서 필요치않다.
이를테면, 개구부(43)는 적어도 개구부(35)와 연결되는 부분에서 개구부(35)의 직경과는 다른 직경을 갖도록 형성된다. 도 11에서, 개구부(43)의 직경은 개구부(35)의 직경보다 작은 직경을 갖도록 도시되어 있다
도 12를 참조하면, 도전층(37) 및 도전층(15)은 수화 암모니아 및 약 70℃로 가열된 암모니아 용액과 같은 에칭 용액을 또는 등방성 드라이 에칭을 이용하여 절연막(39)의 개구부(43)를 통해 에칭 제거된다. 이 경우에, 반도체 기판(1)의 표면이 노출되는 것을 막고 반도체 기판이 에칭 용액에 의해 에칭되는 것을 막기 위해 도전층(16)의 일정량을 남기는 것이 바람직하다. 이것은 반도체 기판(1)의 에칭이 하기에 언급될 반도체 기판과 캐패시터 하부 전극 사이의 전기적 안정도를 저하시킬 수도 있기 때문이다.
따라서, 높은 정확성으로 일정량의 도전층(16)을 남기기 위해서는, 에칭 용액의 온도, 농도 등을 조정하여서 에칭 속도 및 이의 균일성을 안정화시키는 것이 중요하다
도전층(17) 및 도전층(15)은 상기에 언급된 단계에서 이 에칭에 의해 제거되므로, 개구부(34)가 형성될때 도전층(15)위에 생성된 변형층 및 개구부(43)가 형성될때 도전층(37) 위에 생성된 변형층을 제거할 필요가 없다. 거꾸로, 도전층(15)은 이의 표면위에 생성된 적어도 하나의 변형층을 제거하기 위해 에칭되어질 수도 있다.
도전층(15)의 에칭 양이 증가할수록, 개구부(13)의 표면적이 증가해서 하기에 언급할 캐패시터 면적이 증가하는 것을 주목해야 한다.
도 13을 참조하면, 폴리실리콘 막(51), 산화/질화 막(53) 및 폴리실리콘 막(55)이 도전층(16)의 표면 위, 개구부들(13, 35, 43)의 안쪽 벽들을 따라 및 절연층(39) 위에서 연장하도록 연속적으로 형성된다.
최종적으로, 다시 도 1을 참조하면, 절연막(39)에 위치한 폴리실리콘 막(51), 산화/질화막(53) 및 폴리실리콘 막(55)들이 CMP에 의해 제거된다. 따라서, 캐패시터 하부 전극(52), 캐패시터 유전체 막(54) 및 캐패시터 상부 전극(56)을 포함한 캐패시터(59)가 형성되어져 반도체 장치를 완성하게 된다.
이를테면, 캐패시터(59)는 하기의 방법에 의해 형성될 수도 있다.
도 14를 참조하면, 규정 패턴을 갖는 레지스트 막(79)이 폴리실리콘 막(55) 위에 형성되어 개구부들(13, 35 및 43)을 채운다.
도 15를 참조하면, 레지스트 막(79)을 마스크로 이용해서, 폴리실리콘막(51), 산화/질화막(53) 및 폴리실리콘 막(55)이 연속적으로 에칭된다. 그후에, 레지스트 막(79)은 캐패시터 하부 전극(52), 캐패시터 유전체 막(54) 및 캐패시터 상부 전극(56)을 포함하는 캐패시터(59)를 형성하도록 제거된다.
전술한 바와 같이, 제 1 실시예에 따르면, 캐패시터 전극은 통상의 캐패시터가 형성된 원통 개구부의 아래쪽으로 이어지도록 형성되어, 적어도 연결 부분들에서 서로 다른 직경을 갖는 개구부들을 정의하고, 개구부들의 표면들을 따라 연장된다. 따라서 캐패시터 전극의 표면적이 증가함으로써, 대량 정전 용량을 갖는 반도체 장치가 제공된다.
또한, 개구부가 에칭될때 생기는 변형층에 기인한 접촉 불량이 개선될 수 있고, 높은 생산성을 갖는 반도체 장치를 제조할 수 있는 방법을 제공한다.
<제 2 실시예>
본 발명의 제 2 실시예의 설명이 주어질 것이다.
도 16a 내지 16b들은 각각, 본 발명의 제 2 실시예에 따른 반도체 장치의 일부를 보여주는 단면도 및 평면도이다.
제 2 실시예에 따른 반도체 장치는 제 3 절연층인 절연막(39)에 형성된 개구부가 단지 다른 모양을 갖는다는 점에서서 제 1 실시예에 따른 장치와 다르다.
상세하게는, 제 3 개구부인 개구부(43)는 서로 통하고 다른 직경을 갖는 원통 개구부(44) 및 개구부(46)를 갖는다. 제 1 실시예와 같이, 개구부(43) 및 개구부(35), 즉 개구부(46) 및 개구부(35)는 이들의 연결부분에서 다른 직경을 갖는다. 도 16에서, 개구부(46)는 개구부(35)의 직경보다 큰 직경을 갖는다는 것을 도시한다.
도 17 내지 21에서 제조 공정을 나타내는 단면도를 참조하여, 상기에 언급된 반도체 장치를 제조하는 방법의 설명이 주어질 것이다.
우선, 제 1 실시예에 참조된 도 2내지 9에 도시된 단계들에 따라, 구성품들은 개구부(35)를 형성하는 단계들에서 형성된다.
도 17을 참조하면, 인-첨가 비결정질 실리콘 막(36)이 개구부(35)를 채우기 위해 절연막(20)위에 형성되고, 그후에 규정 패턴을 갖는 레지스트 막(81)이 그위에 형성된다.
도 18을 참조하면, 레지스트 막(81)을 마스크로 이용하여, 실리콘 막(36)이 에칭됨으로써, 형성된 도전층(37)이 개구부(35)를 채우고 개구부(20)위로 연장된다.
도 19를 참조하면, BPTEOS 산화막으로 구성된 제 3 절연층이고 1.5um의 두께를 갖는 절연막(39)이 도전층(37)을 덮기 위해 CVD에 의해 절연막(20)위에 형성된다. 규정 패턴을 갖는 레지스트 막(77)이 절연막(39)위에 형성된다. 그후에, 레지스트 막(77)을 마스크로 이용해서, 도전층(37)에 도달하는 원통 개구부(44)를 형성하기 위해 절연막(39)이 에칭된다. 이 단계에서, 비록 에칭에 기인한 변형층이 도전층(37)의 표면위에 형성되지만, 제 1 실시예와 같이 이 단계에서는 이 변형층의 제거는 필요치 않다.
도 20을 참조하면, 도전층(37) 및 도전층(15)들은 수화 암모니아 및 약 70℃로 가열된 암모니아 용액 또는 에칭 기체를 이용한 등방성 에칭을 이용해서절연막(39)의 개구부(44)를 통해 에칭 제거된다. 이 경우에, 반도체 기판(1)의 표면이 노출되고 반도체 기판(1)이 에칭되는 것을 막기 위하여 도전층(16)의 일정량을 남겨두는 것이 바람직하다. 제 1 실시예와 같이, 도전층(15)이 에칭되어질수 있어서 도전층의 표면위에 생긴 변형층이 제거된다. 개구부(46)는 도전층(37)의 제거와 동시에 형성된다.
도 21을 참조하면, 폴리실리콘막(51), 산화/질화막(53) 및 폴리실리콘 막(55)들은 연속적으로 형성되어져서 도전층(16)의 표면위에, 개구부들(13, 35, 43)의 안쪽 벽들을 따라, 그리고 절연층(39) 위에 연장된다.
최종적으로, 다시 도 16을 참조하면, 절연막(39) 위에 위치한 폴리실리콘 막(51), 산화/질화막(53) 및 폴리실리콘막(55)들은 CMP 또는 에치-백 기술에 의해 제거된다. 따라서, 캐패시터 하부 전극(52), 캐패시터 유전체 막(54) 및 캐패시터 상부 전극(56)을 포함하는 캐패시터(59)가 형성되어져서 반도체 장치를 완성하게 된다.
이 경우에서, 제 1 실시예와 연관된 도 14 및 15의 경우와 같이, 개구부들을 채우기 위하여 형성된 레지스트를 마스크로 이용하여, 캐패시터를 형성하기 위해 불필요한 막이 에칭될 수도 있다.
이런 방법으로, 제 2 실시예에 따라, 제 3 절연층에 형성된 개구부의 표면 적이 더욱 증가될 수 있음으로써, 대량 캐패시터 정전 용량을 보증할 수 있는 반도체 장치를 제공한다.
<제 3 실시예>
본 발명의 제 3 실시예의 설명이 주어질 것이다.
도 22a 및 22b들은 각각, 본 발명의 제 3 실시예에 따른 반도체 장치의 일부를 도시한 단면도 및 평면도이다.
제 3 실시예에 따른 반도체 장치는 단지 절연막(21)에 형성된 개구부가 균일한 원통형 모양을 갖는 제 2 절연층인 점에서만 제 1 실시예에 따르는 장치와는 다르다.
도 23 - 28들을 참조하여, 상기에 언급한 반도체 장치를 제조하는 방법이 설명이 주어질 것이다.
우선, 제 1 실시예에 참조된 도 2내지 5에 도시된 단계들에 따라, 도전층(15)에 도달하는 개구부(23)가 절연막(18)에 형성된다.
그후에, 비트 배선(25)이 개구부(23)을 채우도록 형성된다.
도 23을 참조하면, 절연막(20)이 비트 배선(25)을 덮기 위해 절연막(18)위에 형성된다. 규정 패턴을 갖는 레지스트막(83)이 절연막(20)위에 형성된다.
도 24를 참조하면, 레지스트막(83)을 마스크로 이용해서, 절연막(20) 및 절연막(18)들이 연속적으로 에칭되어 비트 배선(25)을 통과하고 개구부(13)와 통하는 제 2 원통 개구부(35)를 형성하게 된다.
이 경우에, 제 1 실시예에서, 에칭 스토퍼 막이 비트 배선(25)의 상면 및 측면 위에 형성되어있어서 개구부(35)는 자기-정렬 방식으로 형성될 수 있다. 반면에, 본 실시예에 따르면, 이런 에칭 스토퍼가 형성될 필요가 없다.
제 1 및 제 2 실시예의 경우와 같이, 개구부(35)는 연결부분에서 개구부(13)의 직경과 다른 직경을 갖는다. 도 24에서 개구부(35)는 개구부(13)의 직경보다 작은 직경을 갖는 것을 도시한다.
도 25를 참조하면, 개구부(35)는 인-첨가 비결정질 실리콘으로 구성된 제 2 도전층(37)로 채워진다.
도 26을 참조하면, 절연막(39) 및 규정 패턴을 갖는 레지스트막(77)이 절연막(20) 위에 연속적으로 형성된다. 그후에, 레지스트막(77)을 마스크로 이용하여, 절연막(39)이 에칭되어 도전층(37)에 도달하는 원통 개구부(43)을 형성하게 된다.
도 27을 참조하면, 도전층(37) 및 도전층(15) 수화 암모니아 및 약 70℃로 가열된 암모니아 용액 또는 에칭 기체를 이용한 등방성 에칭을 이용해서 절연막(39)의 개구부(43)를 통해 에칭 제거된다. 이 경우에, 반도체 기판(1)의 표면이 노출되고 반도체 기판(1)이 에칭되는 것을 막기 위하여 도전층(16)의 일정량을 남겨두는 것이 바람직하다.
도 28을 참조하면, 폴리실리콘막(51), 산화/질화막(53) 및 폴리실리콘막(55)들은 연속적으로 형성되어져서 도전층(16)의 표면위에, 개구부들(13, 35, 43)의 안쪽 벽들을 따라, 그리고 절연층(39) 위에 연장되어진다.
최종적으로, 다시 도 22를 참조하면, 절연막(39) 위에 위치한 폴리실리콘막(51), 산화/질화막(53) 및 폴리실리콘막(55)들은 CMP 또는 에치-백 기술에 의해 제거되어져서, 캐패시터 하부 전극(52), 캐패시터 유전체 막(54) 및 캐패시터 상부 전극(56)을 포함하는 캐패시터(59)가 형성되어져서 반도체 장치를 완성하게 된다.
따라서, 제 3 실시예에 따른 반도체 장치가 완성되어진다.
제 3 실시예에 따르면, 에칭 스토퍼 막을 이용하는 것 없이 일반적인 공정에 의해 반도체 장치가 제조되기 때문에, 단계들의 수가 줄어들 수 있고 작업 처리량이 향상될 수 있다.
이를테면, 개구부들이 이들의 연결 부분에서 다른 직경들을 갖는한 상기 실시예들에서 제안된 개구부들은 임의의 모양을 갖는데 한정되지 않는다.
상기 실시예들에서, 비록 캐패시터 하부 전극에 대해 어떤 처리도 하지 않지만, 캐패시터 하부 전극의 표면위에 요철을 형성하기 위한 처리를 행할 수도 있다. 이 경우에, 표면적이 증가되어 대량 정전 용량을 얻을 수 있다.
전술한 바와 같이 구성된 본 발명은 하기 효과들을 제공할 수 있다.
본 발명의 제 1 특징에 따르면, 각각의 절연층에 형성된 개구부들이 적어도 각각의 연결 부분에서 다른 직경을 갖기 때문에, 개구부의 표면적이 증가될 수 있음으로해서, 대량 정전 용량을 갖는 반도체 장치를 제공한다.
본 발명의 제 2 특징에 따르면, 배선을 포함한 절연막들에 형성된 개구부들은 이들의 연결부분에서 서로 다른 직경들을 가지기 때문에, 개구부들의 표면 적이 증가될 수 있음으로해서, 대량 정전 용량을 갖는 반도체 장치를 제공한다.
본 발명의 제 3 특징에 따르면, 캐패시터 하부 전극과 반도체 기판 사이의 안정된 전기적 접속을 제공할 수 있는 반도체 장치가 얻어질 수 있다.
본 발명의 제 4 특징에 따르면, 제 1 개구부의 표면적이 증가되기 때문에,더욱 증가된 정전 용량을 갖는 반도체 장치가 얻어질 수 있다.
본 발명의 제 5 특징에 따르면, 제 2 개구부의 표면적이 증가되기 때문에, 더욱 증가된 정전 용량을 갖는 반도체 장치가 얻어질 수 있다.
본 발명의 제 6 특징에 따르면, 일단 형성된 도전층들이 제거되어 개구부들이 형성되기 때문에 도전층들 사이에 생긴 변형층에 기인하는 접촉 불량이 없이 더욱 증가된 정전 용량 및 큰 신뢰성을 갖는 반도체 장치를 제조하는 방법이 얻어질 수 있다.
본 발명의 제 7 특징에 따르면, 더욱 증가된 정전 용량을 갖는 반도체 장치를 제조하는 방법이 얻어질 수 있다.
본 발명의 제 8 특징에 따르면, 캐패시터 하부 전극이 도전층을 통해 반도체 기판과 접속되기 때문에, 전기적으로 안정된 반도체 장치가 얻어질 수 있다.
본 발명의 제 9 특징에 따르면, 개구부의 표면적이 더욱 증가하므로, 대량 캐패시터 정전 용량을 갖는 반도체 장치가 얻어질 수 있다.
본 발명의 제 10 특징에 따르면, 개구부의 표면적이 더욱 증가하므로, 대량 정전 용량을 갖는 반도체 장치가 얻어질 수 있다.

Claims (3)

  1. 캐패시터를 갖는 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 형성된 다수의 절연층;
    각각의 절연층에 서로의 연결 부분에서 통하도록 형성되고 적어도 각각의 연결 부분들에서 다른 직경들을 갖는 다수의 개구부;
    상기 반도체 기판에 접하는 다수의 절연층의 최하층 내의 개구부에 부분적으로 또는 실질적으로 전체에 형성되고, 상기 반도체 기판에 전기적으로 접속된 도전층;
    상기 각각의 절연층들 및 상기 도전층 위에 형성된 다수의 개구부들의 표면을 따라 연장하도록 형성된 캐패시터 하부 전극; 및
    캐패시터 절연막을 통해 상기 캐패시터 하부 전극위에 형성된 캐패시터 상부 전극
    을 포함하는 반도체 장치.
  2. 캐패시터를 갖는 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 형성되고, 제 1 배선을 포함하고, 상기 반도체 기판에 도달하는 제 1 개구부를 정의하는 제 1 절연층;
    상기 제 1 절연층 위에 형성되고, 제 2 배선을 포함하고, 제 1 연결 부분에서 제 1 개구부와 통하는 제 2 개구부를 정의하는 제 2 절연층;
    상기 제 2 절연층 위에 형성되고, 제 2 연결 부분에서 제 2 개구부와 통하는 제 3 개구부를 정의하는 제 3 절연층;
    제 1, 제 2, 및 제 3 개구부들의 표면위에 형성되는 캐패시터 하부 전극; 및
    캐패시터 유전체 막을 통해 상기 캐패시터 하부 전극위에 형성된 캐패시터 상부 전극을 포함하고, 상기 개구부 각각은 적어도 제 1 연결 부분 및 제 2 연결 부분에서 다른 직경들을 갖는 반도체 장치.
  3. 캐패시터를 갖는 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 위에, 제 1 배선을 포함하고 상기 반도체 기판에 도달하는 제 1 개구부를 갖는 제 1 절연층을 형성하는 단계;
    상기 제 1 개구부내에, 상기 반도체 기판과 전기적으로 접속된 제 1 도전층을 형성하는 단계;
    상기 제 1 절연층 위에, 제 2 배선을 포함하는 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 위에, 제 1 연결 부분에서 상기 제 1 개구부와 통하고 적어도 제 1 연결 부분에서 상기 제 1 개구부의 직경과 다른 직경을 갖는 제 2 개구부를 형성하는 단계;
    상기 제 2 개구부에서, 상기 제 1 도전층과 전기적으로 접속된 제 2 도전층을 형성하는 단계;
    상기 제 2 절연층 위에 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층 위에, 제 2 연결 부분에서 상기 제 2 개구부와 통하고 적어도 상기 제 2 연결 부분에서 상기 제 2 개구부의 직경과 다른 직경을 갖는 제 3 개구부를 형성하는 단계;
    상기 제 3 개구부를 통해 적어도 상기 제 2 도전층을 제거하는 단계;
    상기 제 1, 제 2, 및 제 3 개구부들의 표면 위에, 상기 반도체 기판과 전기적으로 접속되는 캐패시터 하부 전극을 형성하는 단계; 및
    상기 캐패시터 하부 전극 위에, 캐패시터 유전체 막을 통해 캐패시터 상부 전극을 형성하는 단계를 포함하는 방법.
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