KR100546936B1 - 반도체 메모리 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 층간 절연막 내에 형성된 드레인 컨택 플러그를 돌출시킨 후 그 상부에 질화막을 증착하고, 상기 질화막을 식각 정지층으로 하여 트렌치 식각공정을 실시한다. 따라서, 본 발명에서는 소오스 컨택 플러그와 금속배선 사이에 형성된 층간 절연막의 손실을 방지하여 금속배선과 소오스 컨택 플러그 간에 단락이 발생되는 것을 방지할 수 있다.
반도체 메모리 소자, 낸드 플래시 메모리 소자, 드레인 컨택 플러그, 소오스 컨택 플러그

Description

반도체 메모리 소자의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR MEMORY DEVICE}
도 1a 내지 도 1h, 도 2a 내지 도 2f는 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3a 내지 도 3g, 도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 터널 산화막
12, 112 : 플로팅 게이트 13, 113 : 유전체막
14, 114 : 컨트롤 게이트 15, 115 : 도전층
16, 116 : 게이트 전극 17, 117 : 스페이서
18, 118 : 절연막 19, 119 : 제1 층간 절연막
20 : 소오스 컨택홀 21, 120 : 소오스 컨택 플러그
22, 121 : 제2 층간 절연막 23, 122 : 드레인 컨택 플러그
24, 123 : 질화막 25, 124 : 제3 층간 절연막
26, 125 : 트렌치 마스크 27선126 : 트렌치
28, 127 : 금속배선
본 발명은 반도체 메모리 소자의 금속배선 형성방법에 관한 것으로, 특히 드레인 컨택 플러그(drain contact plug)와 전기적으로 접속되는 금속배선과 소오스 컨택 플러그(source contact plug) 간에 브릿지(bridge)가 발생되어 소자의 오동작이 발생되는 것을 방지할 수 있는 반도체 메모리 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서는 금속배선을 형성하기 위한 배선기술로서 절연막 상에 도전체막을 증착한 후 포토리소그래피(photolithography) 공정 및 식각공정을 이용하여 도전체막을 패터닝하여 금속배선을 형성하는 기술이 널리사용되고 있다.
이러한 금속배선은 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층으로 전달하는 역할을 수행하는데, 금속배선과 소정의 반도체 구조물층을 전기적으로 접속시키기 위해서 컨택 플러그(contact plug)가 필요하게 된다.
반도체 메모리 소자 중 낸드 플래시 메모리 소자에서는 컨택 플러그로 소오스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 형성된다. 소오스 컨택 플러그는 소오스 영역과 소정의 금속배선을 접속시키고, 드레인 컨택 플러그는 드레인 영역과 소정의 금속배선을 전기적으로 접속시킨다.
이하에서는, 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법을 도 1a 내지 도 1h와 도 2a 내지 도 2f를 참조하여 설명하기로 한다. 여기서, 도 1a 내지 도 1h는 Y축(비트라인 방향)으로 절단한 단면도들이고, 도 2e 내지 도 2f는 X축(워드라인 방향)으로 절단한 단면도들이다.
도 1a를 참조하면, 게이트 전극(16)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(10)이 제공된다. 여기서, 게이트 전극(116)은 설명의 편의를 위해 터널 산화막(11), 플로팅 게이트(12), 유전체막(13), 컨트롤 게이트(14) 및 도전층(15)을 포함한다.
이러한 게이트 전극(16)의 양측벽에는 스페이서(spacer, 17)가 형성된다. 그런 다음, 스페이서(17)를 포함하는 전체 구조 상부에는 질화막(18)과 층간 절연막(19)(이하, '제1 층간 절연막'이라 함)이 순차적으로 형성된다. 그런 다음, 제1 층간 절연막(19)은 평탄화된다.
도 1b를 참조하면, 소오스 컨택 마스크(미도시)를 형성한다. 그런 다음, 질화막(18)을 식각 정지층으로 하여 소오스 컨택 마스크를 이용한 식각공정을 실시하여 제1 층간 절연막(19)을 식각한다. 그런 다음, 스트립(strip) 공정과 세정공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 패터닝된 제1 층간 절연막(19)을 통해 노출되는 질화막(18)을 제거하여 소오스 영역이 노출되도록 소오스 컨택홀(20)을 형성한다.
도 1c를 참조하면, 소오스 컨택홀(20)이 갭 필링(gap filling)되도록 소오스 영역과 접속되는 소오스 컨택 플러그(21)를 형성한다. 그런 다음, 소오스 컨택 플러그(21)를 포함하는 전체 구조 상부에 층간 절연막(22)(이하, '제2 층간 절연막'이라 함)을 형성한다.
도 1d 및 도 2a를 참조하면, 제2 층간 절연막(22) 상부에 드레인 컨택 마스크(미도시)를 형성한다. 그런 다음, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 제2 층간 절연막(22) 및 제1 층간 절연막(19)을 식각하여 드레인 영역이 노출되는 드레인 컨택홀(미도시)을 형성한다. 그런 다음, 드레인 컨택홀이 갭 필링되도록 드레인 컨택 플러그용 도전층을 증착한 후 평탄화 공정을 실시하여 드레인 컨택 플러그(23)를 형성한다. 이때, 제2 층간 절연막(22)은 상기 평탄화 공정에 의해 일정 두께로 리세스(recess)되고, 이에 따라 제2 층간 절연막(22)의 두께가 얇아지게 된다.
도 1e 및 도 2b를 참조하면, 드레인 컨택 플러그(23)를 포함하는 전체 구조 상부에 질화막(24)을 증착한다.
도 1f 및 도 2c를 참조하면, 질화막(24) 상에 절연막(25)(이하, '제3 층간 절연막'이라 함)을 증착한다.
도 1g 및 도 2d를 참조하면, 트렌치 마스크(trench mask, 26)를 형성한 후 이 트렌치 마스크(26)를 이용한 식각공정을 실시하여 제3 층간 절연막(25)을 패터닝한다.
도 2e를 참조하면, 세정공정을 실시하여 상기 식각공정에서 식각 정지층으로 사용된 질화막(24)을 제거한다. 이로써, 드레인 컨택 플러그(23)가 노출되는 트렌 치(27)가 형성된다.
도 1h 및 도 2f를 참조하면, 트렌치(27)가 갭 필링되도록 전체 구조 상부에 도전층을 증착한 후 평탄화 공정을 실시하여 드레인 컨택 플러그(23)와 전기적으로 접속되는 금속배선(28)이 형성된다.
그러나, 도 1a 내지 도 1h와 도 2a 내지 도 2f를 통해 설명한 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법에서는 금속배선(28)과 소오스 컨택 플러그(21) 사이를 전기적으로 절연시키는 제2 층간 절연막(22)의 두께가 두번에 걸쳐 감소된다. 우선, 도 1d 및 도 2a에 도시된 바와 같이 드레인 컨택 플러그(23)를 형성하기 위한 평탄화 공정시 일차적으로 그 두께가 감소된다. 그리고, 도 1g 및 도 2e에서 트렌치(27)를 형성하기 위한 질화막(24) 제거공정시 발생되는 잔류물(residue)을 제거하기 위하여 실시되는 과도 식각(도 2e의 'A'참조)에 의해 두번째로 그 두께가 감소된다.
이처럼 제2 층간 절연막(22)의 두께가 감소하는 경우 금속배선(28)과 소오스 컨택 플러그(21) 간에 브릿지(bridge)가 형성된다. 이는, 금속배선(28)과 소오스 컨택 플러그(21) 간에 전기적인 절연을 유지시켜 주는 제2 층간 절연막(22)의 두께가 얇아지기 때문이다. 보통, 드레인 컨택 플러그(23)와 소오스 컨택 플러그(21)는 서로 나란한 방향으로 형성되고, 금속배선(28)은 제2 층간 절연막(22)을 사이에 두고 소오스 컨택 플러그(21)의 상부를 90°로 교차하는데, 이 때문에 제2 층간 절연막(22)의 두께가 감소하는 경우 금속배선(28)과 소오스 컨택 플러그(21) 간에는 브릿지가 발생하게 된다. 이에 따라, 소오스 컨택 플러그(21)와 금속배선(28) 간에 절연 마진(margin)이 취약하여 이 들간에 브릿지가 발생하는 경우 소자가 오동작하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 드레인 컨택 플러그와 전기적으로 접속되는 금속배선과 소오스 컨택 플러그 간의 브릿지에 의한 단락이 발생되는 것을 방지할 수 있는 반도체 메모리 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 소오스 컨택 플러그가 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 상기 제1 층간 절연막을 패터닝하여 상기 반도체 기판 내에 형성된 드레인 영역을 노출시키는 드레인 컨택홀을 형성하는 단계와, 상기 드레인 컨택홀이 매립되도록 드레인 컨택 플러그를 형성하는 단계와, 제1 식각공정을 통해 상기 제1 층간 절연막을 리세스(recess)시켜 상기 드레인 컨택 플러그를 돌출시키는 단계와, 상기 드레인 컨택 플러그를 포함하는 전체 구조 상부의 단차를 따라 질화막을 증착하는 단계와, 상기 질화막 상에 제2 층간 절연막을 형성하는 단계와, 상기 드레인 컨택 플러그의 돌출 부위에 형성된 상기 질화막이 노출되도록 상기 제2 층간 절연막을 패터닝하여 트렌치를 형성하는 단계와, 제2 식각공정을 실시하여 상기 트렌치를 통해 노출되는 상기 질화막을 제거하여 상기 드레인 컨택 플러그를 노출시키는 단계와, 상기 트렌 치가 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3g와 도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 일례로 낸드 플래시 메모리 소자를 도시하였으며, 도 3a 내지 도 3g는 Y축(비트라인 방향)으로 절단한 단면도들이고, 도 4a 내지 도 4f는 X축(워드라인 방향)으로 절단한 단면도들이다.
도 3a 및 도 4a를 참조하면, 게이트 전극(116)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(110)이 제공된다. 여기서, 게이트 전극(116)은 설명의 편의를 위해 터널 산화막(111), 플로팅 게이트(112), 유전체막(113), 컨트롤 게이트(14) 및 도전층(115)을 포함한다. 여기서, 도전층(115)은 텅스텐 실리사이드층으로 형성할 수 있다.
그런 다음, 게이트 전극(116)의 양측벽에 스페이서(117)를 형성한다.
그런 다음, 스페이서(117)를 포함하는 전체 구조 상부의 단차를 따라 절연막(118)을 형성한다. 이때, 절연막(118)은 식각 정지층으로 기능하기 위하여 식각공 정시 제1 층간 절연막(119)과의 식각 선택비가 높은 질화막으로 형성하는 것이 바람직하다.
그런 다음, 절연막(118) 상부에 제1 층간 절연막(119)을 형성한다. 이때, 제1 층간 절연막(119)은 갭 필링 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. 여기서, 제1 층간 절연막(119)은 5000Å 내지 10000Å의 두께로 형성한다. 한편, 제1 층간 절연막(119)은 HDP 산화막 이외에, BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막 및 SOG(Spin On Glass)막 중 어느 하나로 형성하거나, 이 들이 적층된 구조로 형성할 수도 있다.
그런 다음, CMP(Chemical Mechanical Polishing) 공정을 이용한 평탄화 공정을 실시하여 제1 층간 절연막(119)을 평탄화한다.
그런 다음, 제1 층간 절연막(119) 상에 소오스 컨택 마스크(미도시)를 형성한 후 이 소오스 컨택 마스크를 이용한 식각공정을 실시하여 소오스 컨택홀(미도시)을 형성한다.
그런 다음, 스트립 공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 세정공정을 실시하여 잔류되는 불순물을 제거한다.
그런 다음, 소오스 컨택홀이 갭 필링되도록 소오스 컨택 플러그(120)를 형성한다. 소오스 컨택 플러그(120)는 소오스 컨택홀이 갭 필링되도록 전체 구조 상부에 폴리 실리콘막을 증착한 후 CMP 공정 또는 에치백(etch back) 공정을 이용한 평탄화 공정을 실시함으로써 형성된다.
그런 다음, 소오스 컨택 플러그(120)가 형성된 전체 구조 상부에 제2 층간 절연막(121)을 형성한다. 이때, 제2 층간 절연막(121)은 PE-TEOS(Plasma Enhanced TEOS)막 또는 HDP(High Density Plasma) 산화막을 이용하여 1500Å 내지 3500Å의 두께로 형성한다.
그런 다음, 제2 층간 절연막(121) 상에 드레인 컨택 마스크(미도시)를 형성한다.
그런 다음, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 제2 층간 절연막(121) 및 제1 층간 절연막(119)을 식각하여 드레인 영역이 노출되도록 드레인 컨택홀(미도시)을 형성한다.
그런 다음, 드레인 컨택홀이 갭 필링되도록 드레인 컨택 플러그용 도전층(미도시)을 증착한다. 여기서, 드레인 컨택 플러그용 도전층으로는 폴리 실리콘막을 이용하는 것이 바람직하다. 이 외에, 텅스텐, 구리 또는 알루미늄과 같은 도전층으로 형성할 수도 있다.
그런 다음, CMP 공정 또는 에치백 공정을 이용한 평탄화 공정을 실시하여 드레인 컨택 플러그용 도전층을 평탄화한다. 이때, 평탄화 공정은 제2 층간 절연막(121)과 드레인 컨택 플러그용 도전층, 즉 폴리 실리콘 간의 식각 선택비가 1:1가 되도록 실시한다. 이로써, 드레인 컨택홀이 매립된 드레인 컨택 플러그(122)가 형성된다.
그런 다음, 드레인 컨택 플러그(122)의 상부 일부를 돌출시키기 위하여 건식 또는 습식방식으로 식각공정을 실시하여 제2 층간 절연막(121)을 리세스(recess)시 킨다. 이때, 드레인 컨택 플러그(122)의 돌출되는 정도는 300Å 내지 1000Å이 되도록 하는 것이 바람직하다. 또한, 상기 식각공정은 제2 층간 절연막(121)의 식각속도가 드레인 컨택 플러그(122)의 식각속도보다 빠른(적어도 3배 이상) 레시피(recipe) 조건으로 실시하는 것이 바람직하다. 일례로, 습식방식으로 실시하는 경우에는 BOE(Buffer Oxide Etchant) 또는 DHF(Diluted HF) 용액을 사용한다. 예컨대, 제2 층간 절연막(121)이 PE-TEOS막으로 형성되는 경우 BOE 용액은 100:1 내지 9:1 비율로 H2O로 희석된 HF와 NH4F의 혼합용액을 사용하거나, 100:1 내지 50:1의 비율로 H20로 희석된 HF용액을 사용한다.
한편, 드레인 컨택 플러그(122)를 돌출시키는 이유는 드레인 컨택 플러그(122)의 돌출되는 두께만큼 도 3g에서 소오스 컨택 플러그(120)와 금속배선(127)의 절연 마진을 확보할 수 있기 때문이다. 즉, 드레인 컨택 플러그(122)의 돌출되는 높이 만큼 소오스 컨택 플러그(120)와 금속배선(127) 간에 잔류되는 제2 층간 절연막(124)의 두께가 결정되기 때문이다.
도 3b 및 도 4b를 참조하면, 일부가 돌출된 드레인 컨택 플러그(122)를 포함하는 전체 구조 상부의 단차를 따라 질화막(123)을 증착한다. 이때, 질화막(123)은 LP(Low Pressure)-질화막 또는 PE(Plasma Enhanced)-질화막으로 300Å 내지 500Å의 두께로 증착된다.
도 3c 및 도 4c를 참조하면, 질화막(123) 상에 제3 층간 절연막(124)을 증착한다. 이때, 제3 층간 절연막(124)은 PE-TEOS막으로 1000Å 내지 3000Å의 두께로 증착된다. 여기서, PE-TEOS막을 사용하는 이유는 다른 막에 비해 평탄화 특성이 좋기 때문이다.
그런 다음, 제3 층간 절연막(124) 상에 트렌치 마스크(125)를 형성한다. 이때, 트렌치 마스크(125)는 포토리소그래피 공정으로 형성한다. 즉, 제3 층간 절연막(124) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 통해 형성한다.
한편, 도시되진 않았지만, 트렌치 마스크(125)를 형성하기 전에 제3 층간 절연막(124) 상에는 반사 방지막(BARC)이 형성될 수도 있다.
도 3d 및 도 4d를 참조하면, 트렌치 마스크(125)를 이용한 식각공정을 실시하여 트렌치(126)를 형성한다. 이때, 식각공정은 일차적으로 반사 방지막과 제3 층간 절연막(124)의 일부를 식각한 후 질화막(122)과의 식각 선택비가 높은 레시피 조건으로 잔류된 제3 층간 절연막(124)을 식각하여 드레인 컨택 플러그(122)의 돌출 부위에 형성된 질화막(122)이 노출되도록 트렌치(126)를 형성한다. 예컨대, 식각 선택비가 높은 가스로는 C4F8/CH2F2/Ar의 혼합가스 또는 C4F 6/Ar/O2의 혼합가스가 이용된다. 또한, 식각공정은 제3 층간 절연막(124)이 드레인 컨택 플러그(122)의 돌출부에 형성된 질화막(122)을 기준으로 300Å 내지 1000Å 정도로 잔류되도록 진행하는 것이 바람직하다.
한편, 도 3d와 도 4d에서 트렌치(126)가 형성된 후 제3 층간 절연막(124)의 두께가 다르게 도시되었으나, 이는 절단하는 위치에 따라 제3 층간 절연막(124)의 두께가 달라지기 때문이다. 도 4d에 도시된 바와 같이 Y축방향으로 절단한 단면도에서는 도 3d에 도시된 바와 같이 X축 방향으로 절단한 단면도에 비해 제3 층간 절연막(124)이 두껍게 잔류되게 된다.
도 3e 및 도 4e를 참조하면, 스트립(strip) 공정을 실시하여 트렌치 마스크(125)를 제거한다.
그런 다음, DHF 또는 BOE 용액을 이용한 세정공정을 실시하여 질화막(122)과 제3 층간 절연막(124) 상부 표면에 잔류되는 불순물을 제거할 수도 있다.
그런 다음, 식각공정을 실시하여 트렌치(126)를 통해 노출되는 질화막(123)을 제거한다. 이때, 식각공정은 건식 또는 습식방식으로 실시할 수 있다. 예컨대, 건식방식은 CF4, CHF3, O2 및 Ar 가스 등이 혼합된 혼합가스를 이용하여 실시하고, 습식방식은 H3PO4 용액을 이용하여 40Å/min 내지 60Å/min 정도의 식각 속도로 실시한다. 또한, 식각공정은 드레인 컨택 플러그(122)의 주변부에 증착된 제3 층간 절연막(124)이 질화막(123) 상부로부터 200Å 내지 300Å의 두께로 리세스되도록 실시하는 것이 바람직하다. 이러한 식각공정에 의해 드레인 컨택 플러그(122)의 돌출부의 상부가 노출된다.
도 3f를 참조하면, 질화막(122)을 식각 정지층으로 이용한 식각공정을 실시하여 질화막(122) 상에 존재하는 제3 층간 절연막(124)을 제거할 수도 있다. 이때, 제3 층간 절연막(124)을 제거하기 위한 식각공정은 선택 사항으로서, 이러한 사항은 금속배선의 높이에 따라 적절히 변경될 수 있다. 예컨대, 금속배선의 높이를 증 가시키기 위해서는 제3 층간 절연막(124)을 제거하는 것이 바람직하다.
도 3g 및 도 4f를 참조하면, 트렌치(도 3e의 '126'참조)가 갭 필링되도록 전체 구조 상부에 도전층을 증착한다. 여기서, 도전층은 폴리 실리콘막, 구리, 텅스텐 및 알루미늄 중 어느 하나일 수 있다.
그런 다음, CMP 공정 또는 에치백 공정을 이용한 평탄화 공정을 실시하여 트렌치가 매립되도록 드레인 컨택 플러그(122)와 전기적으로 접속되는 금속배선(127)이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 층간 절연막 내에 형성된 드레인 컨택 플러그를 돌출시킨 후 그 상부에 질화막을 증착하고, 상기 질화막을 식각 정지층으로 하여 트렌치 식각공정을 실시함으로써, 소오스 컨택 플러그와 금속배선 사이에 형성된 층간 절연막의 손실을 방지하여 금속배선과 소오스 컨택 플러그 간에 단락이 발생되는 것을 방지할 수 있다. 이를 통해, 반도체 메모리 소자의 오동작을 방지할 수 있다.

Claims (10)

  1. (a) 소오스 컨택 플러그가 형성된 반도체 기판이 제공되는 단계;
    (b) 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    (c) 드레인 컨택 마스크를 이용한 식각공정을 실시하여 상기 제1 층간 절연막을 패터닝하여 상기 반도체 기판 내에 형성된 드레인 영역을 노출시키는 드레인 컨택홀을 형성하는 단계;
    (d) 상기 드레인 컨택홀이 매립되도록 드레인 컨택 플러그를 형성하는 단계;
    (e) 제1 식각공정을 통해 상기 제1 층간 절연막을 리세스(recess)시켜 상기 드레인 컨택 플러그를 돌출시키는 단계;
    (f) 상기 드레인 컨택 플러그를 포함하는 전체 구조 상부의 단차를 따라 질화막을 증착하는 단계;
    (g) 상기 질화막 상에 제2 층간 절연막을 형성하는 단계;
    (h) 상기 드레인 컨택 플러그의 돌출 부위에 형성된 상기 질화막이 노출되도록 상기 제2 층간 절연막을 패터닝하여 트렌치를 형성하는 단계;
    (i) 제2 식각공정을 실시하여 상기 트렌치를 통해 노출되는 상기 질화막을 제거하여 상기 드레인 컨택 플러그를 노출시키는 단계; 및
    (j) 상기 트렌치가 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 식각공정은 상기 제1 층간 절연막이 상기 드레인 컨택 플러그 보다 적어도 3배 정도 빠른 식각속도로 식각되도록 조건을 설정하는 반도체 메모리 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 식각공정은 BOE 또는 DHF 용액을 이용하여 실시하는 반도체 메모리 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 BOE 용액은 상기 제1 층간 절연막이 PE-TEOS막으로 형성되는 경우 100:1 내지 9:1 비율로 H2O로 희석된 HF와 NH4F의 혼합용액을 사용하는 반도체 메모리 소자의 금속배선 형성방법.
  5. 제 3 항에 있어서,
    상기 DHF 용액은 상기 제1 층간 절연막이 PE-TEOS막으로 형성되는 경우 100:1 내지 50:1의 비율로 H20로 희석된 HF용액을 사용하는 반도체 메모리 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 (e) 단계에서 상기 드레인 컨택 플러그는 300Å 내지 1000Å 정도로 돌출되는 반도체 메모리 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 제2 식각공정은 건식 또는 습식방식으로 실시하는 반도체 메모리 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 건식방식은 CF4, CHF3, O2 및 Ar 가스를 포함하는 혼합가스를 이용하여 실시하는 반도체 메모리 소자의 금속배선 형성방법.
  9. 제 7 항에 있어서,
    상기 습식방식은 H3PO4 용액을 이용하여 40Å/min 내지 60Å/min 정도의 식각 속도로 실시하는 반도체 메모리 소자의 금속배선 형성방법.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 식각공정은 상기 드레인 컨택 플러그의 주변부에 증착된 상기 제2 층간 절연막이 상기 질화막 상부로부터 200Å 내지 300Å의 두께로 리세스되도록 실시하 는 반도체 메모리 소자의 금속배선 형성방법
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US11/146,171 US7262122B2 (en) 2004-10-21 2005-06-06 Method of forming metal line in semiconductor memory device
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680465B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20070202688A1 (en) * 2006-02-24 2007-08-30 Pei-Yu Chou Method for forming contact opening
KR100849066B1 (ko) * 2007-02-06 2008-07-30 주식회사 하이닉스반도체 실린더형 엠아이엠 캐패시터 형성방법
JP4504403B2 (ja) * 2007-08-29 2010-07-14 株式会社東芝 半導体記憶装置
US7662645B2 (en) * 2007-09-06 2010-02-16 United Microelectronics Corp. Reworked integrated circuit device and reworking method thereof
US20090302477A1 (en) * 2008-06-06 2009-12-10 Yakov Shor Integrated circuit with embedded contacts
US11276637B2 (en) * 2019-09-17 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-free interconnect structure and manufacturing method thereof
US11177163B2 (en) * 2020-03-17 2021-11-16 International Business Machines Corporation Top via structure with enlarged contact area with upper metallization level

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306787A (ja) * 1995-03-06 1996-11-22 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JPH09223735A (ja) * 1996-02-15 1997-08-26 Sony Corp 半導体装置のコンタクト開孔方法
JP3235542B2 (ja) * 1997-10-15 2001-12-04 日本電気株式会社 半導体装置およびその製造方法
US6331481B1 (en) * 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
US6083842A (en) * 1999-02-19 2000-07-04 Advanced Micro Devices Inc. Fabrication of a via plug having high aspect ratio with a diffusion barrier layer effectively surrounding the via plug
JP2001196477A (ja) * 2000-01-14 2001-07-19 Toshiba Corp 半導体装置
JP3532134B2 (ja) * 2000-01-31 2004-05-31 シャープ株式会社 半導体装置の製造方法
JP2001358214A (ja) * 2000-06-15 2001-12-26 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2002076297A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4074054B2 (ja) * 2000-09-28 2008-04-09 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP4128737B2 (ja) * 2000-11-14 2008-07-30 株式会社東芝 半導体装置及び半導体記憶装置の製造方法
US6680514B1 (en) * 2000-12-20 2004-01-20 International Business Machines Corporation Contact capping local interconnect
US6294426B1 (en) * 2001-01-19 2001-09-25 Taiwan Semiconductor Manufacturing Company Method of fabricating a capacitor under bit line structure with increased capacitance without increasing the aspect ratio for a dry etched bit line contact hole
KR100395766B1 (ko) * 2001-02-12 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법
JP2002343861A (ja) * 2001-05-21 2002-11-29 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
JP2003023102A (ja) * 2001-07-05 2003-01-24 Mitsubishi Electric Corp キャパシタの製造方法
JP2003249578A (ja) * 2001-09-29 2003-09-05 Toshiba Corp 半導体集積回路装置
JP2003249572A (ja) * 2001-12-19 2003-09-05 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR100434505B1 (ko) * 2002-06-19 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법

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