KR20200050699A - 하이브리드 구조의 커패시터를 갖는 반도체 소자 - Google Patents

하이브리드 구조의 커패시터를 갖는 반도체 소자 Download PDF

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Abstract

반도체 소자는 기판 상에 배치되는 복수의 하부 전극 구조체들, 상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 서포터 패턴, 상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층, 및 상기 커패시터 유전층 상에 배치되는 상부 전극을 포함한다. 상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함한다. 상기 제1 하부 전극은 내부에 절연 코어를 포함하고, 상기 제1 하부 전극의 외측면과 상기 제2 하부 전극의 외측면은 동일한 평면 상에 위치한다.

Description

하이브리드 구조의 커패시터를 갖는 반도체 소자{Semiconductor device having hybrid capacitors}
본 개시의 기술적 사상은 하이브리드 구조의 커패시터를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화되고 있다. 이에 따라, 하부 전극의 유효 표면적을 증가시키기 위해 다양한 구조가 시도되고 있다. 예를 들어, 단일 실린더 스택(one cylinder stack, OCS) 또는 단일 실린더 스택과 필라 스택이 결합된 하이브리드 구조가 제안되었다. 그러나, 필라 스택에서 도전성 물질이 전부 채워 지지 않고 심(seam)이 발생할 수 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 커패시터의 누설 문제 및 열화를 방지하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 배치되는 복수의 하부 전극 구조체들; 상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 서포터 패턴; 상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및 상기 커패시터 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함할 수 있다. 상기 제1 하부 전극은 내부에 절연 코어를 포함하고, 상기 제1 하부 전극의 외측면과 상기 제2 하부 전극의 외측면은 동일한 평면 상에 위치할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 배치되는 복수의 하부 전극 구조체들; 상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 제1 서포터 패턴 및 상기 제1 서포터 패턴과 이격되어 배치되는 제2 서포터 패턴; 상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및 상기 커패시터 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함할 수 있다. 상기 제1 하부 전극은 내부에 절연 코어를 포함하고, 상기 제1 서포터 패턴의 외측면과 상기 제2 서포터 패턴의 외측면은 동일한 평면 상에 위치할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 배치되는 복수의 하부 전극 구조체들; 상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 서포터 패턴; 상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및 상기 커패시터 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함할 수 있다. 상기 커패시터 유전층은 상기 제2 하부 전극의 외측 하부면에서 상기 제1 하부 전극의 내부로 연장되는 매립부를 포함하고, 상기 제1 하부 전극의 외측면과 상기 제2 하부 전극의 외측면은 동일한 평면 상에 위치할 수 있다.
본 개시의 실시예들에 따르면, 반도체 소자는 제2 하부 전극의 아래에 배치되는 제1 하부 전극의 내부에 절연 코어를 형성함으로써, 식각 공정시 콘택 플러그의 노출을 방지하고, 커패시터의 누설 문제 및 열화를 개선할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 I-I' 선을 따른 수직 단면도이다.
도 3 내지 도 10은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 11 내지 도 14는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 확대도이다.
도 15 내지 도 20은 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 A-A' 선을 따른 수직 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자는 기판(102), 콘택 플러그(104), 하부 절연층(106), 식각 저지막(110), 하부 전극 구조체(120), 절연 코어(130), 제1 서포터 패턴(140), 제2 서포터 패턴(142), 커패시터 유전층(150) 및 상부 전극(160)을 포함할 수 있다.
기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 도시되지는 않았으나, 기판(102) 상에서 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 배치될 수 있으며, 기판(102) 상에는 불순물 영역들이 배치될 수 있다.
콘택 플러그(104) 및 하부 절연층(106)은 기판(102) 상에 배치될 수 있다. 상기 콘택 플러그(104)는 하부 절연층(106)에 매립되며 복수 개가 배치될 수 있다. 콘택 플러그(104)의 상면은 하부 절연층(106)의 상면과 동일한 레벨에 위치할 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서 콘택 플러그(104)의 상면은 하부 절연층(106)의 상면보다 낮은 레벨에 위치할 수 있다. 콘택 플러그(104)의 폭은 제1 하부 전극(122)의 하면의 폭과 동일하거나 작게 형성될 수 있다. 콘택 플러그(104)는 제1 하부 전극(122)과 전기적으로 연결될 수 있다. 하부 절연층(106)은 콘택 플러그(104)를 절연하여, 복수의 콘택 플러그들(104)이 서로 전기적으로 연결되는 것을 방지할 수 있다.
콘택 플러그(104)는 도전성 물질을 포함할 수 있다. 예를 들어, 콘택 플러그(104)는 도핑된 폴리실리콘과 같은 도핑된 반도체 물질, WSi2와 같은 금속-반도체 화합물, TiN, TaN 과 같은 금속질화물 또는 Ti, W, Ta 과 같은 금속을 포함할 수 있다. 하부 절연층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
식각 저지막(110)은 하부 절연층(106) 상에 배치될 수 있다. 식각 저지막(110)은 복수의 제1 하부 전극들(122)이 서로 전기적으로 연결되는 것을 방지할 수 있다. 식각 저지막(110)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 또한 식각 저지막(110)은 습식 식각 공정시 식각액이 제1 하부 전극(122)의 아래로 흘러 들어가는 것을 방지하여 하부 절연층(106)이 식각 되는 것을 방지할 수 있다.
하부 전극 구조체(120)는 콘택 플러그들(104) 상에 복수 개가 배치될 수 있다. 도 1을 참조하면, 상방에서 본 평면도에서 하부 전극 구조체들(120)은 허니컴 구조로 배치될 수 있다. 일 실시예에서, 하부 전극 구조체들(120)은 제1 방향(D1)을 따라 소정의 거리만큼 이격되어 배치될 수 있다. 또한, 하부 전극 구조체들(120)은 제2 방향(D2)을 따라 지그재그로 배치될 수 있다. 다른 실시예에서, 하부 전극 구조체들(120)은 격자 패턴 또는 다른 패턴으로 배치될 수 있다. 하나의 관통홀 패턴(P)은 인접하는 3개의 하부 전극 구조체들(120) 사이에 배치되며, 6개의 인접하는 하부 전극 구조체들(120) 사이에 하나의 관통홀 패턴(P)이 배치될 수 있으며, 다른 패턴으로 배치될 수도 있다.
본 명세서에서, 제1 방향(D1)은 기판(102)의 주표면과 평행하며 도 2에 도시된 하부 전극 구조체들(120)이 배열되는 방향을 의미한다. 제2 방향(D2)은 기판(102)의 주표면과 평행하며, 상기 제1 방향(D1)과 직교하는 방향을 의미한다. 제3 방향(D3)은 상기 제1 방향(D1) 및 제2 방향(D2)과 직교하는 방향을 의미한다.
하부 전극 구조체(120)는 제1 하부 전극(122) 및 상기 제1 하부 전극(122) 상에 배치되는 제2 하부 전극(124)을 포함할 수 있다. 하부 전극 구조체(120)는 서로 다른 형상의 전극을 포함하는 하이브리드 형태일 수 있다. 예를 들어, 제1 하부 전극(122)은 필라 형상을 가질 수 있으며, 제2 하부 전극(124)은 실린더 형상을 가질 수 있다. 제1 하부 전극(122)과 제2 하부 전극(124)은 오정렬(misalign)되지 않을 수 있다. 예를 들어, 제1 하부 전극(122)의 외측면과 제2 하부 전극(124)의 외측면은 동일한 평면 상에 위치할 수 있다.
제1 하부 전극(122)은 콘택 플러그(104) 상에 배치될 수 있다. 제1 하부 전극(122)은 필라 형상을 가지며 외측면이 커패시터 유전층(150)에 의해 덮일 수 있다. 제1 하부 전극(122)은 내부에 절연 코어(130)를 포함할 수 있다. 제2 하부 전극(124)은 제1 하부 전극(122) 상에 배치될 수 있다. 제2 하부 전극(124)은 실린더 형상을 가지며, 제2 하부 전극(124)의 외측면 및 내측면은 커패시터 유전층(150)에 의해 덮일 수 있다. 도 2에서는 제1 하부 전극(122)의 높이가 제2 하부 전극(124)의 높이보다 크게 형성되어 있으나 이에 제한 되지 않으며, 다른 실시예에서는 제2 하부 전극(124)의 높이가 제1 하부 전극(122)의 높이보다 크게 형성될 수 있다.
제1 하부 전극(122) 및 제2 하부 전극(124)은 콘택 플러그(104)와 전기적으로 연결될 수 있으며, Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 제1 하부 전극(122) 및 제2 하부 전극(124)은 TiN을 포함할 수 있다.
절연 코어(130)는 제1 하부 전극(122)의 내부에 배치될 수 있다. 절연 코어(130)는 상방에서 보았을 때, 원 형상을 갖는 제1 하부 전극(122)의 중심부에 위치할 수 있다. 절연 코어(130)는 소정의 높이를 가질 수 있으며, 절연 코어(130)의 상단은 제2 하부 전극(124)의 하면과 접하고, 하단은 제1 하부 전극(122)의 하면보다 높은 레벨에 위치할 수 있다. 도 2에는 절연 코어(130)의 상단이 제1 하부 전극(122)의 상면과 동일한 레벨에 위치하는 것이 도시되어 있으나 이에 제한되지 않으며, 다른 실시예에서는 절연 코어(130)의 상단이 제1 하부 전극(122)의 상면보다 높거나 낮은 레벨에 위치할 수 있다. 절연 코어(130)는 식각 공정시 콘택 플러그(104)가 노출되는 것을 방지할 수 있다. 또한, 절연 코어(130)는 하부 전극의 도전 물질에 의해 커패시터의 성능이 저하되거나 누설 전류가 발생하는 것을 방지할 수 있으며 커패시터의 열화를 방지할 수 있다. 절연 코어(130)는 비정질 실리콘(amorphous silicon), ACL(amorphous carbon layer), 실리콘 산화물(SiO2)과 같은 절연물질을 포함할 수 있다.
제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 하부 전극 구조체들(120) 사이에 배치될 수 있다. 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 하부 전극 구조체들(120)을 서로 연결하여 지지할 수 있다. 예를 들어, 제1 서포터 패턴(140)은 제1 하부 전극들(122)을 지지할 수 있으며 제2 서포터 패턴(142)은 제2 하부 전극들(124)을 지지할 수 있다. 제2 서포터 패턴(142)의 제3 방향(D3) 두께는 제1 서포터 패턴(140)의 제3 방향(D3) 두께보다 크게 형성될 수 있다. 제1 서포터 패턴(140)과 제2 서포터 패턴(142)은 상방에서 보았을 때 동일한 형상을 가질 수 있다. 일 실시예에서, 제1 서포터 패턴(140)이 제1 하부 전극(122)과 접하는 측면은 제2 서포터 패턴(142)이 제2 하부 전극(124)과 접하는 측면과 동일한 평면 상에 위치할 수 있다.
도 1에 도시된 바와 같이, 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 플레이트에 일정한 패턴으로 관통홀 패턴(P)이 형성되어 있는 메쉬 형상을 가질 수 있다. 도 2에는 2개의 서포터 패턴이 도시되어 있으나, 이에 제한되지 않으며 하나 혹은 3개 이상의 서포터 패턴이 배치될 수 있다. 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다.
커패시터 유전층(150)은 하부 전극 구조체(120)와 상부 전극(160) 사이에 배치될 수 있다. 예를 들어, 식각 저지막(110), 하부 전극 구조체(120), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)의 표면에 컨포멀하게 배치될 수 있다. 커패시터 유전층(150)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상부 전극(160)은 커패시터 유전층(150) 상에 배치될 수 있다. 상부 전극(160)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 상부 전극(160)은 제1 하부 전극(122) 및 제2 하부 전극(124)과 마찬가지로 TiN을 포함할 수 있다. 제1 하부 전극(122), 제2 하부 전극(124), 커패시터 유전층(150) 및 상부 전극(160)은 커패시터로서의 기능을 할 수 있다.
도 3 내지 도 10은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 3을 참조하면, 기판(102)상에 콘택 플러그(104)가 매립된 하부 절연층(106)이 배치될 수 있다. 콘택 플러그(104) 및 하부 절연층(106) 상에서는 식각 저지막(110), 제1 몰드층(125), 제1 서포터층(140a), 제2 몰드층(126), 제2 서포터층(142a), 제1 마스크 패턴(170) 및 제2 마스크 패턴(172)이 순차적으로 적층될 수 있다.
식각 저지막(110)은 제1 몰드층(125) 및 제2 몰드층(126)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 식각 저지막(110)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제1 몰드층(125)과 제2 몰드층(126)은, 제1 서포터층(140a) 및 제2 서포터층(142a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 몰드층(125) 및 제2 몰드층(126)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터층(140a) 및 제2 서포터층(142a)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서 제2 서포터층(142a)의 두께는 제1 서포터층(140a)의 두께보다 크게 형성될 수 있다.
제1 마스크 패턴(170) 및 제2 마스크 패턴(172)은 제2 서포터층(142a)의 일부를 노출시킬 수 있다. 제1 마스크 패턴(170) 및 제2 마스크 패턴(172)은 하부 전극 구조체(120)가 배치되는 영역을 정의할 수 있다. 제1 마스크 패턴(170)은 비정질카본 또는 폴리실리콘을 포함할 수 있으며, 제2 마스크 패턴(172)은 감광 물질을 포함할 수 있다.
도 4를 참조하면, 제1 마스크 패턴(170) 및 제2 마스크 패턴(172)을 따라 개구부(OP1)가 형성될 수 있다. 개구부(OP1)는 식각 저지막(110), 제1 몰드층(125), 제1 서포터층(140a), 제2 몰드층(126), 제2 서포터층(142a)을 관통하여 형성될 수 있다. 개구부(OP1)는 제1 방향(D1)에 대하여 일정한 폭을 가질 수 있으며, 다른 실시예에서 개구부(OP1)는 제2 서포터층(142a)에서 기판(102)을 향하는 하부 방향을 따라 폭이 좁아 지도록 형성될 수 있다. 일 실시예에서, 개구부(OP1)는 건식 식각 공정에 의해 형성될 수 있다. 우선, 제2 서포터층(142a), 제2 몰드층(126), 제1 서포터층(140a) 및 제1 몰드층(125)이 순차적으로 이방성 식각된 후에, 콘택 플러그(104)가 노출되도록 식각 저지막(110)이 일부 제거될 수 있다.
도 5를 참조하면, 개구부(OP1)의 측면 및 하면과 제2 마스크 패턴(172)의 상면을 덮는 제1 도전층(121)이 증착될 수 있다. 제1 도전층(121)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD 등의 공정으로 형성될 수 있다. 일 실시예에서, 도전층은 ALD 공정에 의해 증착될 수 있다. 제1 도전층(121)은 개구부(OP1)를 전부 채우지 않으며, 내부에 심(S)을 포함할 수 있다. 심(S)은 개구부(OP1)의 상단으로부터 소정의 높이까지 연장되어 형성될 수 있다. 상기 심(S)의 하단은 콘택 플러그(104)의 상면보다 높은 레벨에 위치할 수 있다. 제1 도전층(121)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
도 6을 참조하면, 심(S)의 내부에 절연 코어(130)가 배치될 수 있다. 절연 코어(130)는 심(S)의 내부를 채울 수 있으며, CVD 또는 ALD 등의 공정에 의해 형성될 수 있다. 절연 코어(130)는 제1 방향(D1)에 대하여 일정한 폭을 가질 수 있으며, 다른 실시예에서 절연 코어(130)는 하부 방향을 따라 폭이 좁아 지도록 형성될 수 있다.
절연 코어(130)가 채워진 후, 평탄화 공정이 진행될 수 있다. 상기 공정에 의하여 제2 마스크 패턴(172)이 제거될 수 있다. 제1 도전층(121)의 상면은 절연 코어(130)의 상단과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 실시예에서, 상기 평탄화 공정은 생략될 수 있다. 절연 코어(130)는 비정질 실리콘(amorphous silicon), ACL(amorphous carbon layer), 실리콘 산화물(SiO2)과 같은 절연물질을 포함할 수 있다.
도 7을 참조하면, 리세스 공정에 의하여 제1 도전층(121) 및 절연 코어(130)의 일부가 제거되어 제1 하부 전극(122) 및 절연 코어(130)가 형성될 수 있다. 제1 도전층(121) 및 절연 코어(130)가 제거된 부분에는 개구부(OP2)가 형성될 수 있다. 일 실시예에서, 상기 개구부(OP2)는 에치백 공정에 의해 형성될 수 있다. 절연 코어(130)는 심(S)의 내부에 배치됨으로써, 에치백 공정시 제1 도전층(121)의 하면이 식각되어 콘택 플러그(104)가 노출되는 것을 방지할 수 있다.
도 7에는, 제1 하부 전극(122)의 상면과 절연 코어(130)의 상단이 제1 서포터층(140a)의 상면과 동일한 레벨에 위치하는 것이 도시되어 있으나 이에 제한되지 않는다. 다른 실시예에서, 제1 하부 전극(122)의 상면 또는 절연 코어(130)의 상단은 제1 서포터층(140a)의 상면보다 높거나 낮은 레벨에 위치할 수 있다.
도 8을 참조하면, 제2 도전층(123)이 개구부(OP2)에 내에 증착될 수 있다. 제2 도전층(123)은 개구부(OP2)의 측면 및 하면과 제1 마스크 패턴(170)의 상면을 덮을 수 있다. 제2 도전층(123)은 CVD 또는 ALD 등의 공정에 의해 형성될 수 있다. 제2 도전층(123)은 제1 하부 전극(122) 또는 제1 도전층(121)에 비해 상대적으로 얇은 두께를 가질 수 있다. 제2 도전층(123)은 제1 하부 전극(122)과 동일한 물질을 포함할 수 있으며, 예를 들어 제2 도전층(123) 및 제1 하부 전극(122)은 TiN을 포함할 수 있다.
도 9를 참조하면, 제1 서포터층(140a) 및 제2 서포터층(142a)이 패터닝되고 제1 몰드층(125) 및 제2 몰드층(126)이 제거될 수 있다. 우선 제2 서포터층(142a)의 일부를 제거하여 제2 서포터 패턴(142)이 형성될 수 있다. 제2 서포터 패턴(142)에 의하여 제2 몰드층(126)의 일부가 노출될 수 있다. 제2 몰드층(126)은 습식 식각 공정을 통해 전부 제거될 수 있다. 예를 들어, 식각액이 제2 서포터 패턴(142) 사이로 흘러 들어가 제2 몰드층(126)을 제거할 수 있다. 제2 몰드층(126)의 식각 공정시에, 제2 몰드층(126)과 식각 선택비를 갖는 제2 하부 전극(124), 제1 서포터층(140a) 및 제2 서포터층(142a)은 제거되지 않을 수 있다. 제2 몰드층(126)이 전부 제거된 후, 제2 서포터 패턴(142)은 제2 하부 전극들(124)이 쓰러지지 않도록 인접하는 제2 하부 전극들(124)을 서로 연결하여 지지할 수 있다. 제2 몰드층(126)이 제거되어 노출되는 제1 서포터층(140a)은 이방성 식각 공정에 의해 패터닝될 수 있다. 제1 서포터층(140a)은 일부 제거되어 제1 서포터 패턴(140)이 형성될 수 있다. 제1 서포터 패턴(140)의 형상은 제2 서포터 패턴(142)의 형상에 대응할 수 있다. 제1 서포터 패턴(140)에 의해 노출되는 제1 몰드층(125)은 습식 식각 공정에 의하여 전부 제거될 수 있다. 제1 몰드층(125)과 식각 선택비를 갖는 식각 저지막(110), 제1 하부 전극(122), 제2 하부 전극(124), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 제거되지 않을 수 있다. 제1 몰드층(125)이 전부 제거된 후, 제1 서포터 패턴(140)은 제1 하부 전극들(122)이 쓰러지지 않도록 제1 하부 전극들(122)을 서로 연결하여 지지할 수 있다. 상술한 식각 공정에 의해, 제2 서포터 패턴(142)이 일부 제거되어 관통홀 패턴(P)이 형성될 수 있다. 제1 서포터 패턴(140)은 제2 서포터 패턴(142)과 동일한 관통홀 패턴(P)을 가질 수 있다.
도 10을 참조하면, 커패시터 유전층(150)이 도 9의 결과물의 표면에 증착될 수 있다. 예를 들어, 커패시터 유전층(150)은 식각 저지막(110), 제1 하부 전극(122), 제2 하부 전극(124), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)의 표면을 따라 컨포멀하게 형성될 수 있다.
커패시터 유전층(150)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 커패시터 유전층(150)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
도 2를 참조하면, 도 10의 결과물 상에 상부 전극(160)이 배치될 수 있다. 예를 들어, 상부 전극(160)은 커패시터 유전층(150)을 덮도록 형성될 수 있다. 상부 전극(160)은 하부 전극 구조체들(120) 사이의 공간, 제2 하부 전극(124)의 내부 및 제1 서포터 패턴(140)과 제2 서포터 패턴(142) 사이의 공간 등을 전부 채울 수 있다. 하부 전극 구조체(120), 커패시터 유전층(150) 및 상부 전극(160)은 커패시터로서의 기능을 할 수 있다.
상부 전극(160)은 제1 하부 전극(122) 및 제2 하부 전극(124)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 전극(160)은 TiN을 포함할 수 있다. 상부 전극(160)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
도 4 및 도 8에 도시된 바와 같이, 제1 몰드층(125), 제1 서포터층(140a), 제2 몰드층(126), 제2 서포터층(142a)을 한번의 공정에 의해 식각하여 생긴 개구부(OP1)에, 제1 하부 전극(122) 및 제2 하부 전극(124)을 배치함으로써, 제1 하부 전극(122)과 제2 하부 전극(124)은 어긋나지 않고 정렬되게 배치될 수 있다. 예를 들어, 제1 하부 전극(122)의 외측면과 제2 하부 전극(124)의 외측면은 동일한 평면 상에 위치할 수 있다.
도 5 및 도 6에 도시된 바와 같이, 제1 도전층(121) 내부의 심(S)에 절연 코어(130)를 채움으로써, 차후의 식각 공정에서 제1 도전층(121)의 하면이 식각되어 콘택 플러그(104)가 노출되는 것을 방지할 수 있다. 또한, 절연 코어(130)는 제1 하부 전극(122)의 내부에 잔류하여, 커패시터의 누설 문제를 개선할 수 있다.
도 11 내지 도 14는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 확대도이다. 도 11 내지 도 14는 도 2에 도시된 반도체 소자의 영역 R에 대응한다.
도 11을 참조하면, 반도체 소자(200)는 제1 하부 전극(222), 제2 하부 전극(224), 절연 코어(230) 및 커패시터 유전층(250)을 포함할 수 있다. 도 7에 도시된 바와 같이, 제1 도전층(121) 및 절연 코어(130)의 에치백 공정에서 제1 하부 전극(122)의 상면과 절연 코어(130)의 상단이 동일한 레벨에 위치할 수 있다. 그러나 일 실시예에서, 에치백 공정시 제1 하부 전극(222)의 상면이 절연 코어(230)의 상단보다 낮은 레벨에 위치할 수 있다. 제1 서포터 패턴(140)의 상면은 제1 하부 전극(222)의 상면보다 높은 레벨에 위치하는 것이 도시되어 있으나, 이에 제한되지 않는다. 에치백 공정 후, 제1 하부 전극(222) 및 절연 코어(230) 상에 컨포멀하게 제2 하부 전극(224)이 형성될 수 있다.
실린더 형상을 갖는 제2 하부 전극(224)은 내측 하부면(224a)에서 상방으로 돌출된 돌출부(225)를 포함할 수 있다. 이에 대응하여, 제2 하부 전극(224)의 외측 하부면(224b)은 상방을 향하여 오목한 형상을 가질 수 있다. 상기 돌출부(225)는 절연 코어(230) 상에 위치할 수 있다. 도 10에 도시된 바와 같이 커패시터 유전층(250)은 식각 저지막(110), 제1 하부 전극(222), 제2 하부 전극(224), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)의 표면을 따라 컨포멀하게 형성될 수 있다. 커패시터 유전층(250)은 제2 하부 전극(224)에 대응되는 부분이 상방을 향하여 오목하게 형성될 수 있다.
도 12를 참조하면, 반도체 소자(300)는 제1 하부 전극(322), 제2 하부 전극(324), 절연 코어(330) 및 커패시터 유전층(350)을 포함할 수 있다. 일 실시예에서, 에치백 공정시 제1 하부 전극(322)의 상면이 절연 코어(330)의 상단보다 높은 레벨에 위치할 수 있다. 제1 서포터 패턴(140)의 상면은 절연 코어(330)의 상단보다 높은 레벨에 위치하는 것이 도시되어 있으나, 이에 제한되지 않는다. 에치백 공정 후, 제1 하부 전극(322) 및 절연 코어(330) 상에 컨포멀하게 제2 하부 전극(324)이 형성될 수 있다.
제2 하부 전극(324)은 외측 하부면(324b)에 하방으로 돌출된 돌출부(325)를 포함할 수 있다. 이에 대응하여, 제2 하부 전극(324)의 내측 하부면(324a)은 하방을 향하여 오목한 형상을 가질 수 있다. 상기 돌출부(325)는 절연 코어(330) 상에 위치할 수 있다. 커패시터 유전층(350)은 식각 저지막(110), 제1 하부 전극(322), 제2 하부 전극(324), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)의 표면을 따라 컨포멀하게 형성될 수 있다. 커패시터 유전층(350)은 제2 하부 전극(324)에 대응되는 부분이 하방을 향하여 볼록하게 형성될 수 있다.
도 13을 참조하면, 반도체 소자(400)는 제1 하부 전극(422), 제2 하부 전극(424), 절연 코어(430) 및 커패시터 유전층(450)을 포함할 수 있다. 에치백 공정시 제1 하부 전극(422) 및 절연 코어(430)는 아래로 볼록한 형상으로 식각될 수 있다. 예를 들어, 제1 하부 전극(422)의 상면 및 절연 코어(430)의 상면은 아래로 볼록한 형상을 가질 수 있다. 에치백 공정 후, 제1 하부 전극(422) 및 절연 코어(430) 상에 컨포멀하게 제2 하부 전극(424)이 형성될 수 있다. 제2 하부 전극(424)의 내측 하부면(424a) 및 외측 하부면(424b)은 하방을 향하여 볼록하게 형성될 수 있다. 또한, 제2 하부 전극(424)의 내측 하부면(424a) 상에 배치되는 커패시터 유전층(450)은 하방을 향하여 볼록한 부분을 포함할 수 있다.
도 14를 참조하면, 반도체 소자(500)는 제1 하부 전극(522) 및 절연 코어(530)를 포함할 수 있다. 제1 하부 전극(522)의 두께는 하방으로 갈수록 작게 형성될 수 있으며, 절연 코어(530)는 하방으로 갈수록 폭이 좁아 지도록 형성될 수 있다. 제1 도전층(121)이 컨포멀하지 않게 증착되는 경우, 심(S)의 폭이 균일하지 않을 수 있다. 예를 들어, 심(S)의 폭은 상단 및/또는 하단에서 좁게 형성되거나, 하방으로 갈수록 좁게 형성될 수 있다. 심(S)의 내부를 채우는 절연 코어(530)는 심(S)의 형태가 달라질 수 있다. 도시되지는 않았으나, 제1 몰드층(125) 및 제2 몰드층(126)을 관통하는 개구부(OP1)를 형성하는 식각 공정에서, 개구부(OP1)의 폭이 하방으로 갈수록 좁게 형성될 수 있다. 상기 개구부(OP1)를 채우는 제1 하부 전극(522)의 외주면의 직경은 하방으로 갈수록 좁게 형성될 수 있다.
도 15 내지 도 20은 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 6 및 도 15를 참조하면, 희생층(136)이 제1 도전층(121) 내부의 심(S)을 채울 수 있다. 희생층(136)은 실리콘 산화물, ACL등과 같은 절연 물질을 포함할 수 있다. 희생층(136)은 CVD 또는 ALD 등의 공정에 의해 형성될 수 있다. 절연 코어(130)가 채워진 후, 평탄화 공정이 진행될 수 있다. 상기 공정에 의하여 제2 마스크 패턴(172)이 제거될 수 있다.
도 7 및 도 16을 참조하면, 리세스 공정에 의하여 제1 도전층(121)이 일부 제거되어 제1 하부 전극(122)이 형성될 수 있다. 희생층(136)도 일부 제거되어 개구부(OP2)가 형성될 수 있다. 희생층(135)은 심(S)의 내부에 배치됨으로써, 제1 도전층(121) 식각 공정시 제1 도전층(121)의 하면이 식각되어 콘택 플러그(104)가 노출되는 것을 방지할 수 있다.
도 8 및 도 17을 참조하면, 제2 도전층(123)이 CVD 또는 ALD 등의 공정에 의해 개구부(OP2)에 내에 증착될 수 있다. 제2 도전층(123)은 제1 하부 전극(122) 또는 제1 도전층(121)에 비해 상대적으로 얇은 두께를 가질 수 있다. 제2 도전층(123)은 제1 하부 전극(122)과 동일한 물질을 포함할 수 있다.
도 18을 참조하면, 제2 도전층(123)의 일부 및 희생층(135)이 제거될 수 있다. 제2 도전층(123)은 식각 공정에 의하여 제1 하부 전극(122)과 접하는 부분이 일부 제거되어 희생층(135)이 노출될 수 있다. 상기 식각 공정 전에 평탄화 공정이 진행될 수 있으며, 제1 마스크 패턴(170)이 제거될 수 있다. 노출된 희생층(135)은 습식 식각 공정에 의하여 전부 제거될 수 있다. 희생층(135)과 식각 선택비를 갖는 제1 하부 전극(122), 제2 하부 전극(124) 및 제2 서포터 패턴(142)은 제거되지 않을 수 있다. 도 18에는 제2 하부 전극(124)이 내부에 단차를 갖는 형상이 도시되어 있으나 이에 제한되지 않는다. 다른 실시예에서, 제2 하부 전극(124)은 내경이 일정하게 형성될 수 있으며, 제2 하부 전극(124)의 하면에서의 내경은 제1 하부 전극(122)의 상면에서의 내경과 크기가 다를 수 있다.
도 9, 도 10 및 도 19를 참조하면, 제2 서포터층(142a)에 패턴화된 관통홀이 형성될 수 있다. 상기 패턴을 따라 제2 몰드층(126), 제1 서포터층(140a) 및 제1 몰드층(125)이 이방성 식각될 수 있다. 그 후, 습식 식각 공정에 의하여 제1 몰드층(125) 및 제2 몰드층(126)이 전부 제거되며, 제1 몰드층(125) 및 제2 몰드층(126)과 식각 선택비를 갖는 제1 하부 전극(122), 제2 하부 전극(124), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)은 제거되지 않을 수 있다. 커패시터 유전층(155)은 식각 저지막(110), 제1 하부 전극(122), 제2 하부 전극(124), 제1 서포터 패턴(140) 및 제2 서포터 패턴(142)의 표면을 따라 컨포멀하게 형성될 수 있다. 커패시터 유전층(155)은 매립부(157)를 포함할 수 있다. 매립부(157)는 제2 하부 전극(124)의 내측 하부면으로부터 상기 제2 하부 전극(124)을 수직으로 관통하여 제1 하부 전극(122)의 내부로 연장되도록 형성될 수 있다. 매립부(157)는 제1 하부 전극(122)의 심(S)을 전부 채울 수 있다. 매립부(157)는 커패시터로서 기능하지 않을 수 있으나, 제1 하부 전극(122)의 내부에 형성되어 커패시터의 누설 문제를 개선할 수 있다.
도 2 및 도 20을 참조하면, 도 19의 결과물 상에 상부 전극(160)이 배치될 수 있다. 예를 들어, 상부 전극(160)은 커패시터 유전층(155)을 덮도록 형성될 수 있다. 상부 전극(160)은 하부 전극 구조체(120)들 사이의 공간, 제2 하부 전극(124)의 내부 및 제1 서포터 패턴(140)과 제2 서포터 패턴(142) 사이의 공간 등을 전부 채울 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 콘택 플러그 106 : 하부 절연층
110 : 식각 저지막 120 : 하부 전극 구조체
121 : 제1 도전층 122 : 제1 하부 전극
123 : 제2 도전층 124 : 제2 하부 전극
125 : 제1 몰드층 126 : 제2 몰드층
130 : 절연 코어 135 : 희생층
140 : 제1 서포터 패턴 142 : 제2 서포터 패턴
150 : 커패시터 유전층 157 : 매립부
160 : 상부 전극 170 : 제1 마스크 패턴
172 : 제2 마스트 패턴 S : 심(seam)

Claims (10)

  1. 기판 상에 배치되는 복수의 하부 전극 구조체들;
    상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 서포터 패턴;
    상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및
    상기 커패시터 유전층 상에 배치되는 상부 전극을 포함하며,
    상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함하며,
    상기 제1 하부 전극은 내부에 절연 코어를 포함하고,
    상기 제1 하부 전극의 외측면과 상기 제2 하부 전극의 외측면은 동일한 평면 상에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연 코어는 비정질 실리콘, ACL 또는 실리콘 산화물을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 하부 전극은 내측 하부면에 상방으로 돌출되는 돌출부를 더 포함하며,
    상기 돌출부는 상기 절연 코어 상에 배치되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 하부 전극은 외측 하부면에 하방으로 돌출되는 돌출부를 더 포함하며,
    상기 돌출부는 상기 절연 코어 상에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 절연 코어의 상단은 하방을 향하여 오목하게 형성되는 반도체 소자.
  6. 제1항에 있어서,
    상기 절연 코어는 상단에서 하단으로 갈수록 폭이 좁아 지는 반도체 소자.
  7. 기판 상에 배치되는 복수의 하부 전극 구조체들;
    상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 제1 서포터 패턴 및 상기 제1 서포터 패턴과 이격되어 배치되는 제2 서포터 패턴;
    상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및
    상기 커패시터 유전층 상에 배치되는 상부 전극을 포함하며,
    상기 각각의 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함하며,
    상기 제1 하부 전극은 내부에 절연 코어를 포함하고,
    상기 제1 서포터 패턴의 측면과 상기 제2 서포터 패턴의 측면은 동일한 평면 상에 위치하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 서포터 패턴은 상기 제1 하부 전극들을 연결하여 지지하며,
    상기 제2 서포터 패턴은 상기 제2 하부 전극들을 연결하는 지지하는 반도체 소자.
  9. 기판 상에 배치되는 복수의 하부 전극 구조체들;
    상기 하부 전극 구조체들을 사이에 배치되며 상기 하부 전극 구조체들을 서로 지지하는 서포터 패턴;
    상기 하부 전극 구조체들과 상기 서포터 패턴의 표면상에 배치되는 커패시터 유전층; 및
    상기 커패시터 유전층 상에 배치되는 상부 전극을 포함하며,
    상기 하부 전극 구조체는 필라 형상을 갖는 제1 하부 전극과 상기 제1 하부 전극 상에 배치되며 실린더 형상을 갖는 제2 하부 전극을 포함하며,
    상기 커패시터 유전층은 상기 제2 하부 전극의 내측 하부면으로부터 상기 제2 하부 전극을 관통하여 상기 제1 하부 전극의 내부로 연장되는 매립부를 포함하고,
    상기 제1 하부 전극의 외측면과 상기 제2 하부 전극의 외측면은 동일한 평면 상에 위치하는 반도체 소자.
  10. 제9항에 있어서,
    상기 매립부는 상기 커패시터 유전층과 동일한 유전 물질을 포함하는 포함하는 반도체 소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN114171462A (zh) * 2020-09-10 2022-03-11 长鑫存储技术有限公司 电容结构的制备方法及电容器
KR20230018830A (ko) * 2021-07-30 2023-02-07 삼성전자주식회사 서포터 구조체를 갖는 반도체 소자
US11823992B2 (en) * 2021-09-24 2023-11-21 Nanya Technology Corporation Semiconductor device with uneven electrode surface and method for fabricating the same
KR20230105495A (ko) * 2022-01-04 2023-07-11 삼성전자주식회사 반도체 소자
US20230378248A1 (en) * 2022-05-19 2023-11-23 Nanya Technology Corporation Semiconductor structure with single side capacitor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137128A (en) 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
JP2002076297A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
GB2386471B (en) * 2001-12-11 2004-04-07 Samsung Electronics Co Ltd A method for fabricating a one-cylinder stack capacitor
JP2009141073A (ja) * 2007-12-05 2009-06-25 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101450650B1 (ko) * 2008-04-28 2014-10-14 삼성전자주식회사 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법
JP2010034198A (ja) 2008-07-28 2010-02-12 Elpida Memory Inc 半導体装置及びその製造方法
JP2010087117A (ja) 2008-09-30 2010-04-15 Elpida Memory Inc キャパシタを備えた半導体装置および、該半導体装置の製造方法
KR101096450B1 (ko) 2009-06-30 2011-12-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2011108927A (ja) * 2009-11-19 2011-06-02 Elpida Memory Inc 半導体装置の製造方法
KR20120042054A (ko) * 2010-10-22 2012-05-03 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터 제조 방법
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
JP5723243B2 (ja) * 2011-08-11 2015-05-27 東京エレクトロン株式会社 成膜方法、これを含む半導体装置の製造方法、成膜装置、及び半導体装置
KR101883380B1 (ko) 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
KR101934037B1 (ko) 2012-11-21 2018-12-31 삼성전자주식회사 서포터를 갖는 반도체 소자 및 그 형성 방법
TW201546804A (zh) 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
KR102195147B1 (ko) * 2014-07-18 2020-12-24 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 그 제조 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
KR102406719B1 (ko) * 2016-12-09 2022-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200050699A (ko) 2018-11-02 2020-05-12 삼성전자주식회사 하이브리드 구조의 커패시터를 갖는 반도체 소자

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