KR20020030493A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상에 활성영역을 한정하고 게이트산화막과 캡층 사이에 적층되고 측면에 측벽을 갖는 게이트전극과 상기 활성영역에 불순물영역을 갖는 트랜지스터를 형성하는 공정과, 상기 불순물영역과 접촉되는 제 1 및 제 2 플러그를 형성하는 공정과, 상기 캡층과 측벽 상에 의해 상기 제 1 및 제 2 플러그를 덮는 절연층을 형성하고 상기 제 1 플러그를 노출시키는 접촉구를 형성하는 공정과, 상기 절연층 상에 상기 접촉구를 통해 상기 제 1 플러그와 접촉되는 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 상의 상기 제 1 플러그와 대응하는 부분에 제 1 희생층을 형성하는 공정과, 상기 희생층의 측면에 측벽 형상의 제 2 다결정실리콘층 및 제 2 희생층을 순차적으로 형성하는 것을 적어도 1번 이상 진행하는 공정과, 상기 제 2 희생층의 측면에 측벽 형상의 제 3 다결정실리콘층을 형성하는 공정과, 상기 제 1 및 제 2 희생층을 제거하고 상기 제 1, 제 2 및 제 3 다결정실리콘층의 표면에 유전막을 형성하고 상기 유전막 상에 제 4 다결정실리콘층을 형성하는 공정을 구비한다. 따라서, 유전막의 표면적이 증가되므로 정전 용량이 증가된다.

Description

반도체장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 커패시터의 정전 용량을 증가시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 커패시터의 정전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전막의 표면적을 증가시키거나, 또는, 유전막을 유전 상수가 큰 물질로 형성하여야 한다..
상기에서 적층 구조를 갖는 커패시터 중 스토리지 전극을 실린더 형상으로 만드는 실린더 형상의 커패시터(Cylindrical capacitor)가 채택되고 있다.
실린더 형상의 커패시터는 스토리지 전극이 커패시터 노드 플러그와 연결되는 제 1 다결정실리콘과 이 제 1 다결정실리콘의 측면과 접촉되는 실린더 형상의 제 2 다결정실리콘으로 이루어진다. 상기에서 실린더 형상의 제 2 다결정실리콘은 내부 표면과 외부 표면에 유전막이 형성되므로 표면적이 증가되어 정전 용량이 증가된다.
도 1(A) 내지 (E)는 종래 기술에 따른 반도체장치의 제조 공정도이다.
도 1(A)를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(11) 상에 게이트산화막(15)을 개재시켜 형성된 게이트전극(17)과 불순물영역(20)을 포함한다. 상기에서 게이트전극(17)의 상부에 캡층(19)이 측면에 측벽(21)이 형성된다.
상술한 구조 상에 불순물이 도핑된 다결정실리콘을 불순물영역(20)과 접촉되게 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.그리고, 다결정실리콘을 불순물영역(20)과 접촉되는 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 비트라인 및 커패시터와 각각 접촉되는 제 1 및 제 2 플러그(23)(25)를 형성한다. 상기에서 제 1 및 제 2 플러그(23)(25)는 캡층(19)과 측벽(21)에 의해 게이트전극(17)과 접촉되지 않아 전기적으로 분리된다.
도 1(B)를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법에 의해 제 1 및 제 2 플러그(23)(25)를 덮도록 증착하여 층간절연막(27)을 형성한다. 상기에서, 층간절연층(27)을 표면이 평탄하도록 두껍게 형성한다. 그리고, 층간절연층(27) 상에 산화실리콘과 식각 선택비가 다른 질화실리콘을 증착하여 식각정지층(29)을 형성한다.
식각정지층(29)과 층간절연층(27)을 포토리쏘그래피 방법으로 패터닝하여 제 1 플러그(23)를 노출시키는 접촉구(31)를 형성한다.
접촉구(31)에 의해 노출된 층간절연층(27) 및 식각정지층(29)의 측면에 측벽(33)을 형성한다. 측벽(33)은 산화실리콘을 증착한 후 제 1 플러그(23)가 노출되도록 에치백하므로써 형성된다.
도 1(C)를 참조하면, 식각정지층(29) 상에 불순물이 도핑된 다결정실리콘과 산화실리콘을 순차적으로 적층하여 제 1 다결정실리콘층(35) 및 희생층(37)을 형성한다. 이 때, 제 1 다결정실리콘층(35)은 접촉구(31)를 통해 상기 제 1 플러그(23)와 접촉된다.
희생층(37) 상에 포토레지스트(39)를 도포한 후 노광 및 현상에 의해 제 1 플러그(23)와 대응하는 부분에만 잔류하도록 패터닝한다. 그리고,포토레지스트(39)를 마스크로 사용하여 희생층(37) 및 제 1 다결정실리콘층(35)을 제 1 플러그(23)와 대응하는 부분에만 잔류하도록 이방성 식각한다.
도 1(D)를 참조하면, 식각 마스크로 사용된 포토레지스트(39)를 제거한다.
식각정지층(29) 상에 희생층(37)을 덮으며 제 1 다결정실리콘층(35)의 패터닝된 측면과 접촉되게 불순물이 도핑된 다결정실리콘을 CVD 방법으로 도포하여 제 2 다결정실리콘층(41)을 형성한다. 그리고, 제 2 다결정실리콘층(41)을 희생층(37) 및 식각정지층(29)이 노출되도록 에치 백한다. 이 때, 제 2 다결정실리콘층(41)은 제 1 다결정실리콘층(35) 및 희생층(37)의 측면에 측벽 형상으로 잔류하게 되는 데, 제 1 및 제 2 다결정실리콘층(35)(41)은 커패시터의 스토리지전극이 된다.
도 1(E)를 참조하면, 희생층(37)을 제거하여 제 1 다결정실리콘층(35)의 표면과 제 2 다결정실리콘층(41)의 접촉면을 노출시킨다. 스토리지전극이 되는 제 1 및 제 2 다결정실리콘층(35)(41)의 표면에 산화실리콘(SiO2)의 단층 구조, 또는, 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/SiO2 : ONO)의 3층 구조를 갖는 유전막(43)을 형성한다.
그리고, 유전막(43) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 도포하여 플레이트전극으로 이용되는 제 3 다결정실리콘층(45)을 형성한다.
그러나, 종래 기술에 따른 반도체장치는 커패시터의 스토리지 전극 면적을 증가시키기 위해서는 원통형의 높이를 증가시켜야 하는 데, 이로 인해 공정이 어려워 스토리지 전극의 면적을 증가시키는 데 한계가 있는 문제점이 있었다.
따라서, 본 발명의 목적은 커패시터의 스토리지 전극의 면적을 증가시켜 정전 용량을 증가시킬 수 있는 반도체장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 활성영역을 한정하고 게이트산화막과 캡층 사이에 적층되고 측면에 측벽을 갖는 게이트전극과 상기 활성영역에 불순물영역을 갖는 트랜지스터를 형성하는 공정과, 상기 불순물영역과 접촉되는 제 1 및 제 2 플러그를 형성하는 공정과, 상기 캡층과 측벽 상에 의해 상기 제 1 및 제 2 플러그를 덮는 절연층을 형성하고 상기 제 1 플러그를 노출시키는 접촉구를 형성하는 공정과, 상기 절연층 상에 상기 접촉구를 통해 상기 제 1 플러그와 접촉되는 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 상의 상기 제 1 플러그와 대응하는 부분에 제 1 희생층을 형성하는 공정과, 상기 희생층의 측면에 측벽 형상의 제 2 다결정실리콘층 및 제 2 희생층을 순차적으로 형성하는 것을 적어도 1번 이상 진행하는 공정과, 상기 제 2 희생층의 측면에 측벽 형상의 제 3 다결정실리콘층을 형성하는 공정과, 상기 제 1 및 제 2 희생층을 제거하고 상기 제 1, 제 2 및 제 3 다결정실리콘층의 표면에 유전막을 형성하고 상기 유전막 상에 제 4 다결정실리콘층을 형성하는 공정을 구비한다.
도 1(A) 내지 (E)는 종래 기술에 따른 반도체장치의 제조 공정도
도 2(A) 내지 (F)는 본 발명에 따른 반도체장치의 제조 공정도
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
51 : 반도체기판53 : 필드산화막
55 : 게이트산화막57 : 게이트
59 : 캡층60 : 불순물영역
61 : 측벽63, 65 : 제 1 및 제 2 플러그
67 : 층간절연층69 : 식각정지층
71 : 접촉구73 : 측벽
75 : 제 1 다결정실리콘층77 : 제 1 희생층
79 : 포토레지스트81 : 제 2 다결정실리콘층
83 : 제 2 희생층85 : 제 3 다결정실리콘층
87 : 유전막89 : 제 4 다결정실리콘층
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2(A) 내지 (F)는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2(A)를 참조하면, 반도체기판(51) 상의 필드산화막(53)에 의해 한정된 활성영역내에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(51) 상에 게이트산화막(55)을 개재시켜 형성된 게이트전극(57)과 불순물영역(60)을 포함한다. 상기에서 게이트전극(57)의 상부에 캡층(59)이 측면에 측벽(61)이 형성된다.
상술한 구조 상에 불순물이 도핑된 다결정실리콘을 불순물영역(60)과 접촉되게 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 다결정실리콘을 불순물영역(60)과 접촉되는 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 비트라인 및 커패시터와 각각 접촉되는 제 1 및 제 2 플러그(63)(65)를 형성한다. 상기에서 제 1 및 제 2 플러그(63)(65)는 캡층(59)과 측벽(61)에 의해 게이트전극(57)과 접촉되지 않아 전기적으로 분리된다.
도 2(B)를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법에 의해 표면이 평탄하도록 두껍게 증착하여 제 1 및 제 2 플러그(63)(65)를 덮는 층간절연막(67)을 형성한다. 그리고, 층간절연층(67) 상에 산화실리콘과 식각 선택비가 다른 질화실리콘을 증착하여 식각정지층(69)을 형성한다.
식각정지층(69)과 층간절연층(67)을 포토리쏘그래피 방법으로 패터닝하여 제 1 플러그(63)를 노출시키는 접촉구(71)를 형성한다.
접촉구(61)의 측면에 측벽(73)을 형성한다. 상기에서 측벽(73)은 식각정지층(69) 상에 접촉구(61)의 측면과 제 1 플러그(63)을 덮도록 산화실리콘을 증착한 후 제 1 플러그(63)이 노출되도록 에치백하므로써 형성된다.
도 2(C)를 참조하면, 식각정지층(69) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 500 ∼ 1000Å 정도의 두께로 증착하여 제 1 다결정실리콘층(75)을 형성한다. 이 때, 제 1 다결정실리콘층(75)은 접촉구(61)를 통해 상기 제 1 플러그(63)와 접촉된다. 그리고, 제 1 다결정실리콘층(75) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등의 식각 속도가 빠른 물질을 6000 ∼ 7000Å 정도의 두께로 증착하여 제 1 희생층(77)을 형성한다.
제 1 희생층(77) 상에 포토레지스트(79)를 6000 ∼ 7000Å 정도의 두께로 도포하고, 포토레지스트(79)를 노광 및 현상에 의해 제 1 플러그(63)와 대응하는 부분에만 잔류하도록 패터닝한다. 그리고, 포토레지스트(79)를 마스크로 사용하여 제 1 다결정실리콘층(75)이 노출되도록 제 1 희생층(77)을 이방성 식각한다.
도 2(D)를 참조하면, 식각 마스크로 사용된 포토레지스트(79)를 제거한다.
제 1 다결정실리콘층(75) 상에 불순물이 도핑된 다결정실리콘을 제 1 희생층(77)을 덮도록 CVD 방법으로 증착하여 제 2 다결정실리콘층(81)을 형성한다. 그리고, 제 2 다결정실리콘층(81)을 제 1 희생층(77)이 노출되도록 에치 백한다. 그러므로, 제 2 다결정실리콘층(81)은 제 1 희생층(77) 상에 측벽 형상으로 잔류하게 된다.
도 2(E)를 참조하면, 제 1 다결정실리콘층(75) 상에 제 1 희생층(77) 및 제 2 다결정실리콘층(81)을 덮도록 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate) 등과 같이 제 1 희생층(77)과 동일한 물질을 증착하여 제 2 희생층(83)을 형성한다. 그리고, 제 2 희생층(83)을 제 1 및 제 2 다결정실리콘층(75)(81)이 노출되도록 에치 백한다. 그러므로, 제 2 희생층(83)은 제 2 다결정실리콘층(81)의 측면에측벽 형상으로 잔류하게 된다.
제 1 다결정실리콘층(75) 상에 불순물이 도핑된 다결정실리콘을 제 1 희생층(77), 제 2 다결정실리콘층(81) 및 제 2 희생층(83)을 덮도록 CVD 방법으로 증착하여 제 3 다결정실리콘층(85)을 형성한다. 그리고, 제 3 다결정실리콘층(85)을 제 2 희생층(83) 상에 측벽 형상으로 잔류하도록 에치 백한다. 이 때, 제 1 다결정실리콘층(75)도 제거되어 식각정지층(69)이 노출되도록 한다. 상기에서 잔류하는 제 1 제 2 및 제 3 다결정실리콘층(75)(81)(85)은 커패시터의 스토리지전극이 된다. 제 2 및 제 3 다결정실리콘층(81)(85)은 제 1 다결정실리콘층(75)과 접촉된 2중 실린더 형상을 갖는 데, 본 발명은 3중 이상의 실린더 형상을 가질 수도 있다. 그러므로, 스토리지 전극의 표면적이 증가된다.
도 2(F)를 참조하면, 제 1 및 제 2 희생층(77)(83)을 습식 식각 방법으로 제거한다. 그리고, 스토리지전극이 되는 제 1, 제 2 및 제 3 다결정실리콘층(75)(81)(85)의 표면에 유전막(87)을 형성한다. 상기에서 유전막(87)은 산화실리콘(SiO2)의 단층 구조, 또는, 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/SiO2 : ONO)의 3층 구조로 형성된다. 또한, 유전막(87)을 산화탄탈늄(Ta2O5), BST((Ba Sr)TiO3), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3) 또는 PMN(Pb(Mg Nb)O3) 등의 고유전상수(High Dielectric Constant) 물질로 형성할 수도 있다.
상기에서 제 1 제 2 및 제 3 다결정실리콘층(75)(81)(85)으로 이루어진 스토리지전극의 표면적이 증가되므로, 이 제 1 제 2 및 제 3 다결정실리콘층(75)(81)(85) 상에 형성된 유전막(87)의 표면적도 증가하게 되어 정전 용량이 증가된다.
유전막(87) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 도포하여 플레이트전극으로 이용되는 제 4 다결정실리콘층(89)을 형성한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 실리더 형상을 갖는 다결정실리콘을 2개 이상 형성하여 스토리지 전극의 표면적을 증가시켜, 이 스토리지 전극 상에 형성하는 유전막의 표면적을 증가시킨다.
따라서, 본 발명은 유전막의 표면적이 증가되므로 정전 용량이 증가되는 잇점이 있다.

Claims (4)

  1. 반도체기판 상에 활성영역을 한정하고 게이트산화막과 캡층 사이에 적층되고 측면에 측벽을 갖는 게이트전극과 상기 활성영역에 불순물영역을 갖는 트랜지스터를 형성하는 공정과,
    상기 불순물영역과 접촉되는 제 1 및 제 2 플러그를 형성하는 공정과,
    상기 캡층과 측벽 상에 의해 상기 제 1 및 제 2 플러그를 덮는 절연층을 형성하고 상기 제 1 플러그를 노출시키는 접촉구를 형성하는 공정과,
    상기 절연층 상에 상기 접촉구를 통해 상기 제 1 플러그와 접촉되는 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 상의 상기 제 1 플러그와 대응하는 부분에 제 1 희생층을 형성하는 공정과,
    상기 희생층의 측면에 측벽 형상의 제 2 다결정실리콘층 및 제 2 희생층을 순차적으로 형성하는 것을 적어도 1번 이상 진행하는 공정과,
    상기 제 2 희생층의 측면에 측벽 형상의 제 3 다결정실리콘층을 형성하는 공정과,
    상기 제 1 및 제 2 희생층을 제거하고 상기 제 1, 제 2 및 제 3 다결정실리콘층의 표면에 유전막을 형성하고 상기 유전막 상에 제 4 다결정실리콘층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서 상기 제 1 및 제 2 희생층을 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는TEOS(Tetraethyl Orthosilicate)로 형성하는 반도체장치의 제조방법.
  3. 청구항 1에 있어서 상기 유전막을 산화실리콘(SiO2)의 단층 구조, 또는, 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/SiO2 : ONO)의 3층 구조로 형성하는 반도체장치의 제조방법.
  4. 청구항 1에 있어서 상기 유전막을 산화탄탈늄(Ta2O5), BST((Ba Sr)TiO3), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3) 또는 PMN(Pb(Mg Nb)O3)의 고유전상수(High Dielectric Constant) 물질로 형성하는 반도체장치의 제조방법.
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