JPH07211798A - 半導体装置のキャパシター製造方法 - Google Patents

半導体装置のキャパシター製造方法

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JPH07211798A
JPH07211798A JP6326669A JP32666994A JPH07211798A JP H07211798 A JPH07211798 A JP H07211798A JP 6326669 A JP6326669 A JP 6326669A JP 32666994 A JP32666994 A JP 32666994A JP H07211798 A JPH07211798 A JP H07211798A
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forming
capacitor
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▲ジュン▼▲ヨン▼ 盧
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Abstract

(57)【要約】 【目的】キャパシタンスを容易に増加させうる半導体装
置のキャパシタ製造方法を提供する。 【構成】半導体基板上に第１導電層を形成し、前記第１
導電層上のキャパシタのストレージノードが形成される
領域を除いた領域にストレージパターンを形成する。前
記ストレージパターンの側面部に第１導電性側壁を形成
し、前記ストレージパターンを取り除く。前記第１導電
性側壁の側面部に物質側壁を形成し、前記物質側壁の側
面部に第２導電性側壁を形成してから物質側壁を取り除
く。 【効果】工程の単純化を図り高集積メモリセルで要求さ
れるキャパシタンスを確保することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置のキャパシタ
ー製造方法に係り、特にキャパシタンスを容易に増加さ
せうる半導体装置のキャパシター製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの集積度が増加するにつれ、制
限されたセルの面積内でキャパシタンスを増加させるた
めにキャパシターの構造を３次元的に形成する多くの方
法が提案されている。そのうち、円筒形キャパシターは
円筒の外面だけでなく、内面まで有効キャパシターの面
積として利用することができて６４Ｍｂ級以上の高集積
メモリセルに適合な構造として採択されている。
【０００３】図１は従来の円筒形キャパシターの製造方
法を説明するために示した図面である。
【０００４】図１を参照すれば、トランジスタ及びビッ
トライン１０が形成された半導体基板１上に食刻阻止層
としてシリコン窒化物１１を形成し、キャパシターのス
トレージノードが形成される領域を除いた領域に酸化膜
パターン１６を形成する。結果物の全面にポリシリコン
側壁電極１７を形成し、ストレージノードが形成される
領域にフォトレジスト１８を埋め立てる。前記ポリシリ
コン側壁電極１７の上端部を食刻し、酸化膜パターン１
６及びフォトレジストを取り除く。
【０００５】高集積化されるメモリセルでキャパシター
の面積を最大化してキャパシタンスを増加させるために
は、隣接したキャパシターとの間隔を最小限短縮させる
べきである。前述した従来の方法によると、隣接したキ
ャパシター間を分離させる前記酸化膜パターン１６の大
きさがフォトリソグラフィ工程の限界露光の線幅により
制限されるので、２５６Ｍｂ級およびその以上に高集積
化されるメモリセルで要求されるキャパシタンスを確保
することが難しい。１９９１年 Ｔｏｒｕ ｋａｇａな
どが提案したクラウン(Crown) セル構造は円筒電極を、
二重の壁を有したクラウン形で形成してキャパシタンス
を増加させうる（参照文献：IEEE Transcation on Elec
tron Device ´91 “Crown-Shaped Stacked-Capacitor
Cell for1.5V Operation 64Mb DRAMs" ）、前記クラウ
ンセル製造方法は次の通りである。
【０００６】まず、キャパシターのストレージノードが
形成される領域を開口する酸化膜パターンが形成された
半導体基板上に第１ポリシリコン層を形成した後、前記
第１ポリシリコン層の側壁に酸化膜スペーサを形成す
る。さらに、第２ポリシリコン層を形成し、前記第２ポ
リシリコン層によりできた溝部位を酸化膜で埋め立て
る。前記酸化膜を食刻阻止層として使用して第１及び第
２ポリシリコン層を食刻することにより、二重円筒構造
のストレージノードを形成する。
【０００７】しかしながら、前述したクラウンセルの製
造方法もまたストレージノードが形成される領域を開口
する酸化膜パターンを限界露光線幅以下の大きさで形成
できないので、隣接したキャパシター間の間隔を短縮さ
せることができない。また、半導体基板とストレージノ
ードが接続される部分が食刻されることを防止するため
に第２ポリシリコン層によりできた溝部位を酸化膜で埋
め立てる工程が追加されるべきである。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的はキャパシタンスを容易に増加させうる半導体装置
のキャパシター製造方法を提供することである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、半導体基板上に第１導電層を形成する段
階と、前記第１導電層上にストレージパターンを形成す
る段階と、前記ストレージパターンの側面部に第１導電
性側壁を形成する段階と、前記ストレージパターンを取
り除く段階と、前記第１導電性側壁の側面部に物質側壁
を形成する段階と、前記物質側壁の側面部に第２導電性
側壁を形成する段階と、前記物質側壁を取り除く段階と
を具備することを特徴とする半導体装置のキャパシター
製造方法を提供する。
【００１０】また、本発明の半導体装置のキャパシター
製造方法において、前記物質側壁は前記第１導電性側壁
の間を埋め立てるように形成することを特徴とする。
【００１１】さらに、本発明の半導体装置のキャパシタ
ー製造方法においては、前記ストレージパターンおよび
物質側壁を構成する物質として、任意の異方性食刻に対
して前記第１導電層と第１及び第２導電性側壁を構成す
る物質とは食刻率が異なる物質を使用することを特徴と
する。
【００１２】
【作用】ストレージノードを形成するためのマスクによ
り形成されたストレージパターンを利用して第１導電性
側壁を形成し、前記第１導電性側壁の外側面部に第２導
電性側壁を形成する。したがって、隣接したキャパシタ
ー間の間隔を限界露光線幅以下に短縮させうる二重円筒
形キャパシターを収得することができる。
【００１３】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００１４】図２乃至図６は本発明による半導体装置の
キャパシター製造方法を説明するための断面図である。
【００１５】図２は第１導電層１４０、第１物質層１５
０及びフォトレジストパターン１６０を形成する段階を
示す。半導体基板１００上に絶縁物質を蒸着して絶縁層
１１０を形成する。前記絶縁層１１０は基板１００上に
形成されたトランジスターやビットラインのような下部
構造物を絶縁させるためな目的として形成される。続け
て、前記絶縁層１１０上に、例えばシリコン窒化物を蒸
着して食刻阻止層１２０を形成した後、例えば酸化物を
前記食刻阻止層１２０上に蒸着して犠牲物質層１３０を
形成する。ここで、前記食刻阻止層１２０を構成する物
質は、犠牲物質層１３０を取り除くための湿式食刻に対
して前記犠牲物質層１３０を構成する物質に比して食刻
率がはるかい小さい物質を使用する。
【００１６】次に、フォトリソグラフィ（photo-lithog
raphy)工程で前記犠牲物質層１３０、食刻阻止層１２０
及び絶縁層１１０の所定部位を食刻してキャパシターの
ストレージノードを前記基板１００に接続させるための
コンタクト開口部（図示せず）を形成する。
【００１７】次いで、前記コンタクト開口部が形成され
た結果物の全面に導電物質として、例えば不純物がドー
プされたポリシリコンを蒸着して第１導電層１４０を形
成する。この際、基板の表面を平坦化させるために前記
ポリシリコンを厚く蒸着させた後、エッチバック（etch
-back)することもできる。続けて、前記第１導電層１４
０上に、例えば酸化物を蒸着して第１物質層１５０を形
成する。ここで、前記第１物質層１５０を構成する物質
は、任意の異方性食刻に対して前記第１導電層１４０を
構成する物質とは食刻選択性(etch selectivity)が良好
な、言い換えれば異なる食刻率（Ａ物質の食刻率を１と
した場合、Ｂ物質の食刻率は４以上とすることが望まし
い）を有する物質を使用する。
【００１８】次に、前記第１物質層１５０上に、フォト
リソグラフィ工程でキャパシターのストレージノードが
形成される領域を除いた領域にのみフォトレジストパタ
ーン１６０を形成する。
【００１９】図３はストレージパターン１５０ａ及び第
１導電性側壁２００を形成する段階を示す。前記図２の
フォトレジストパターン１６０を食刻マスクとして使用
して前記第１物質層１５０を異方性食刻することによ
り、第１物質層よりなるストレージパターン１５０ａを
ストレージノードが形成される領域を除いた領域にのみ
形成する。この際、前記第１導電層１４０は第１物質層
１５０の異方性食刻時、食刻阻止層として作用する。前
記第１導電層１４０は第１物質層１５０との食刻選択性
が優秀なので、ストレージパターンを形成するための異
方性食刻時、過度食刻（over-etch)されるとしても前記
第１導電層が損傷されない。従って、ストレージノード
と半導体基板１００との接続部位が切る現象が発生しな
い。
【００２０】続けて、エッシング（ashing）方法で前記
フォトレジストパターンを取り除いた後、前記ストレー
ジパターン１５０ａが形成された結果物の全面に導電物
質として、例えば不純物がドープされたポリシリコンを
蒸着して第２導電層（図示せず）を形成する。次に、前
記第２導電層を異方性食刻してストレージパターン１５
０ａの側面部に第１導電性側壁２００を形成する。
【００２１】図４は物質側壁３００ａ，３００ｂを形成
する段階を示す。前記ストレージパターン（図３の参照
符号１５０ａ）を食刻して取り除いた後、結果物の全面
に、例えば酸化物を蒸着して第２物質層（図示せず）を
形成する。ここで、前記第２物質層を構成する物質は、
任意の異方性食刻に対して前記第１導電層及び第１導電
性側壁を構成する物質とは食刻選択性が良好な物質を使
用することが望ましい。
【００２２】続けて、前記第２物質層を異方性食刻して
前記第１導電性側壁２００の側面部に第２物質層よりな
る物質側壁３００ａ，３００ｂを形成する。この際、前
記第１導電層１４０は食刻阻止層として作用する。ここ
で、前記物質側壁は第１導電性側壁２００の間の部分を
埋め立てるように（３００ｂ参照）その厚さを調節して
形成されるべきである。
【００２３】図５は第２導電性側壁４００を形成する段
階を示す。前記物質側壁３００ａ，３００ｂが形成され
た結果物の全面に導電物質として、例えば不純物がドー
プされたポリシリコン層を蒸着して第３導電層（図示せ
ず）を形成する。続けて、前記第２導電層を異方性食刻
して物質側壁３００ａ，３００ｂの側面部に第２導電性
側壁４００を形成する。この際、前記第１導電層１４０
と共に食刻されて各セル単位で分離されるようになる。
前記異方性食刻時、犠牲酸化層１３０が食刻阻止層とし
て作用する。
【００２４】図６はストレージノード（Ｓ）を形成する
段階を示す。前記第２導電性側壁４００が形成された結
果物の全面に、例えばＳＢＯＥ(Surfactant Buffered O
xideEtchant；ＮＨ4 とＨＦの混合物に界面活性剤を添
加した物質）を利用した湿式食刻工程を施して前記物質
側壁（図５の参照符号３００ａ，３００ｂ）及び犠牲酸
化層（図５の参照符号１３０）を取り除く。その結果、
半導体基板１００と接続される柱電極４５０ａと二重の
円筒電極４５０ｂよりなるストレージノード（Ｓ）を形
成する。この際、前記犠牲酸化層５００が柱電極４５０
ａの底部面に若干残っていることもでき、完全に取り除
かれることもできるのは無論である。
【００２５】続けて、示してはいないが、前記ストレー
ジノード（Ｓ）の全面に、例えばＯＮＯ（Oxide/Nitrid
e/Oxide)又は五酸化タンタル（Ｔａ2 Ｏ5 ）のような高
誘電物質を塗布して誘電体膜を形成し、続けて不純物が
ドープされたポリシリコンのような導電物質を前記誘電
体膜の全面に蒸着してプレートノードを形成することに
より、二重の円筒形構造のキャパシターを収得する。
【００２６】
【発明の効果】以上、前述したように本発明によると、
ストレージノードを形成するためのマスクを使用して形
成されたストレージパターンを利用して第１導電性側壁
を形成し、前記第１導電性側壁の側面部に第２導電性側
壁を形成する。従って、隣接したキャパシター間の間隔
を限界露光線幅以下に短縮させうるので、キャパシタン
スの増加を図ることができる。
【００２７】また、前記第２導電性側壁を形成するため
に前記第１導電性側壁の側面部に形成される物質側壁が
第１導電性側壁の間を埋め立てるので、ストレージノー
ドと半導体基板との接続部位を保護するための別途の工
程が追加されない。従って、工程の単純化を図りながら
高集積メモリセルで要求されるキャパシタンスを容易に
確保することができる。
【００２８】本発明が前記の実施例に限定されず、多く
の変形が本発明の技術的思想内で当分野で通常の知識を
持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】 従来の方法により製造された半導体装置のキ
ャパシターを示した断面図である。
【図２】 本発明による半導体装置のキャパシター製造
方法を説明するための断面図である。
【図３】 図２に続く本発明による半導体装置のキャパ
シター製造方法を説明するための断面図である。
【図４】 図３に続く本発明による半導体装置のキャパ
シター製造方法を説明するための断面図である。
【図５】 図４に続く本発明による半導体装置のキャパ
シター製造方法を説明するための断面図である。
【図６】 図５に続く本発明による半導体装置のキャパ
シター製造方法を説明するための断面図である。
【符号の説明】
１００…基板、１１０…絶縁層、１２０…蝕刻阻止層、
１３０…犠牲物質層（犠牲酸化層）、１４０…第１導電
層、１５０…第１物質層、１５０ａ…ストレージパター
ン、 １６０…フォトレジストパターン、 ２００…第１導電性側壁、 ３００ａ、３００ｂ…物質側壁、 ４００…第２導電性側壁、 ４５０ａ…柱電極、４５０ｂ…円筒電極、５００…犠牲
酸化層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１導電層を形成する段
    階と、 前記第１導電層上にストレージパターンを形成する段階
    と、 前記ストレージパターンの側面部に第１導電性側壁を形
    成する段階と、 前記ストレージパターンを取り除く段階と、 前記第１導電性側壁の側面部に物質側壁を形成する段階
    と、 前記物質側壁の側面部に第２導電性側壁を形成する段階
    と、 前記物質側壁を取り除く段階とを具備することを特徴と
    する半導体装置のキャパシター製造方法。
  2. 【請求項２】 前記物質側壁は前記第１導電性側壁の間
    を埋め立てるように形成することを特徴とする請求項１
    記載の半導体装置のキャパシター製造方法。
  3. 【請求項３】 前記ストレージパターンおよび物質側壁
    を構成する物質として、任意の異方性食刻に対して前記
    第１導電層と第１及び第２導電性側壁を構成する物質と
    は食刻率が異なる物質を使用することを特徴とする請求
    項１記載の半導体装置のキャパシター製造方法。
JP6326669A 1993-12-31 1994-12-28 半導体装置のキャパシター製造方法 Pending JPH07211798A (ja)

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KR93P32282 1993-12-31
KR1019930032282A KR0126799B1 (ko) 1993-12-31 1993-12-31 반도체장치의 커패시터 제조방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645041B1 (ko) * 2004-07-12 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665622A (en) * 1995-03-15 1997-09-09 International Business Machines Corporation Folded trench and rie/deposition process for high-value capacitors
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
US5681773A (en) * 1996-10-28 1997-10-28 Vanguard International Semiconductor Corp. Method for forming a DRAM capacitor
US5972769A (en) * 1996-12-20 1999-10-26 Texas Instruments Incoporated Self-aligned multiple crown storage capacitor and method of formation
KR19980055959A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 캐패시터 제조 방법
US5830792A (en) * 1997-05-21 1998-11-03 Vanguard International Semiconductor Corporation Method of making a stack capacitor in a DRAM cell
US5843821A (en) * 1997-06-04 1998-12-01 Vanguard International Semiconductor Corporation Fabrication method for a cylindrical capacitor for a semiconductor device
KR100253086B1 (ko) * 1997-07-25 2000-04-15 윤종용 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법
US5926710A (en) * 1997-10-23 1999-07-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells using a novel stacked capacitor process
US6027981A (en) * 1997-10-27 2000-02-22 Texas Instruments - Acer Incorporated Method for forming a DRAM cell with a fork-shaped capacitor
US5854105A (en) * 1997-11-05 1998-12-29 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts
US6518176B2 (en) * 1998-06-05 2003-02-11 Ted Guo Method of selective formation of a barrier layer for a contact level via
US6188100B1 (en) * 1998-08-19 2001-02-13 Micron Technology, Inc. Concentric container fin capacitor
US6174817B1 (en) 1998-08-26 2001-01-16 Texas Instruments Incorporated Two step oxide removal for memory cells
KR100357176B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 커패시터의구조및제조방법
US6403416B1 (en) 1999-01-07 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM)
US6686235B2 (en) 2001-04-12 2004-02-03 Micron Technology, Inc. Buried digit spacer-separated capacitor array
KR100558005B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236859A (en) * 1990-06-05 1993-08-17 Samsung Electronics Co., Ltd. Method of making stacked-capacitor for a dram cell same
JP2886280B2 (ja) * 1990-06-29 1999-04-26 宮城沖電気株式会社 半導体記憶装置の製造方法
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
KR930009593B1 (ko) * 1991-01-30 1993-10-07 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell)
US5137842A (en) * 1991-05-10 1992-08-11 Micron Technology, Inc. Stacked H-cell capacitor and process to fabricate same
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645041B1 (ko) * 2004-07-12 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US7495311B2 (en) 2004-07-12 2009-02-24 Samsung Electronics Co., Ltd. Semiconductor devices having a metal-insulator-metal capacitor and methods of forming the same

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