JP2886280B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP2886280B2 JP2886280B2 JP2169828A JP16982890A JP2886280B2 JP 2886280 B2 JP2886280 B2 JP 2886280B2 JP 2169828 A JP2169828 A JP 2169828A JP 16982890 A JP16982890 A JP 16982890A JP 2886280 B2 JP2886280 B2 JP 2886280B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- memory device
- semiconductor memory
- poly
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims 10
- 238000009413 insulation Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 34
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック・ランダム・アクセス・メ
モリ装置のメモリセル製造に際し、ホトリソグラフィ工
程を１回減少でき、工程の簡略化を期することができる
ようにした半導体記憶装置の製造方法に関するものであ
る。
モリ装置のメモリセル製造に際し、ホトリソグラフィ工
程を１回減少でき、工程の簡略化を期することができる
ようにした半導体記憶装置の製造方法に関するものであ
る。
従来、この種の半導体記憶装置は蓄積容量を増大させ
るため、「A New Stacked Capacitor Cell with Thin B
ox Structured Stroage Node」21stSSDM（エス エス
ディー エム）1989P141〜144に開示されたようなもの
がある。第２図は従来の半導体記憶装置の製造方法を説
明するための工程断面図である。
るため、「A New Stacked Capacitor Cell with Thin B
ox Structured Stroage Node」21stSSDM（エス エス
ディー エム）1989P141〜144に開示されたようなもの
がある。第２図は従来の半導体記憶装置の製造方法を説
明するための工程断面図である。
まず、第２図（ａ）に示すように、シリコン（以下Si
と略す）基板上に常圧の化学気相成長法（以下AP・CVD
と略す）で二酸化シリコン膜２（以下SiO2と略す）を形
成する。
と略す）基板上に常圧の化学気相成長法（以下AP・CVD
と略す）で二酸化シリコン膜２（以下SiO2と略す）を形
成する。
次に、SiO22上には減圧の化学気相成長法（以下LP・C
VDと略す）で窒化シリコン膜３（以下SiNと略す）を形
成する。
VDと略す）で窒化シリコン膜３（以下SiNと略す）を形
成する。
さらに、SiO2膜２と同じ方法で、SiN膜３上にSiO2膜
４を形成する。次いで、このSiO2膜４上にレジスト５を
塗布してパターン化する。
４を形成する。次いで、このSiO2膜４上にレジスト５を
塗布してパターン化する。
次に、第２図（ｂ）に示すように、SiO2膜２、SiN膜
３、SiO2膜４にレジスト膜をマスクにしてホトリソグラ
フィ技術により、コンタクト孔６を開口する。
３、SiO2膜４にレジスト膜をマスクにしてホトリソグラ
フィ技術により、コンタクト孔６を開口する。
さらにLP・CVDを用いて多結晶シリコン膜７（以下ポ
リSiと略す）を形成し、コンタクト孔６を埋め込んで、
Si基板１とポリSi膜７がコンタクトするとともに、この
ポリSi膜７にリンもしくはAsを拡散させる。
リSiと略す）を形成し、コンタクト孔６を埋め込んで、
Si基板１とポリSi膜７がコンタクトするとともに、この
ポリSi膜７にリンもしくはAsを拡散させる。
次に、このポリSi膜７上に、第２図（ａ）で述べたSi
O2膜と同じ方法で、SiO2膜８を形成し、このSiO2膜８に
ポリSi膜７と同じ方法でポリSi膜９を形成し、ポリSi膜
７と同様に不純物を拡散する。
O2膜と同じ方法で、SiO2膜８を形成し、このSiO2膜８に
ポリSi膜７と同じ方法でポリSi膜９を形成し、ポリSi膜
７と同様に不純物を拡散する。
次に、ポリSi膜９上にSiO2膜２と同じ方法で、SiO2膜
10を形成する。
10を形成する。
次に、SiO2膜10上にレジスト11を塗布してパターン化
し、第２図（ｃ）に示すように、レジスト11をマスクに
して、ポリSi膜７、SiO2膜８、ポリSi膜９、SiO2膜10を
エッチングし、このエッチング後に、第２図（ｂ）の工
程で形成したポリSi膜７とポリSi膜９と同じ方法でポリ
Si膜12を全面に形成する。
し、第２図（ｃ）に示すように、レジスト11をマスクに
して、ポリSi膜７、SiO2膜８、ポリSi膜９、SiO2膜10を
エッチングし、このエッチング後に、第２図（ｂ）の工
程で形成したポリSi膜７とポリSi膜９と同じ方法でポリ
Si膜12を全面に形成する。
次いで、リアクティブ・イオン・エッチング（以下、
RIEと略す）を用いて、エッチバックを行い、第２図
（ｄ）に示すように、ポリSi膜12のサイドウォール12a
（以下、SWと略す）を形成する。
RIEと略す）を用いて、エッチバックを行い、第２図
（ｄ）に示すように、ポリSi膜12のサイドウォール12a
（以下、SWと略す）を形成する。
次に、レジスト13を塗布し、SiO2膜10上において、上
記コンタクト孔６に対応する個所のレジスト13を除去し
て、このレジスト13をマスクにして、第２図（ｅ）に示
すように、SiO2膜８、ポリSi膜９、SiO2膜10をエッチン
グし、空洞14を開口する。
記コンタクト孔６に対応する個所のレジスト13を除去し
て、このレジスト13をマスクにして、第２図（ｅ）に示
すように、SiO2膜８、ポリSi膜９、SiO2膜10をエッチン
グし、空洞14を開口する。
この開口の後、第２図（ｆ）に示すように、SiO2膜4,
8,10を弗酸水溶液を除去し、第２図（ｇ）に示すよう
に、全面にキャパシタ絶縁膜15（以下、CS膜と略す）を
形成した後、上記ポリSi膜７と同じ方法でポリSi膜16を
成長させる。
8,10を弗酸水溶液を除去し、第２図（ｇ）に示すよう
に、全面にキャパシタ絶縁膜15（以下、CS膜と略す）を
形成した後、上記ポリSi膜７と同じ方法でポリSi膜16を
成長させる。
しかしながら、上記構成の半導体記憶装置の製造方法
では、第１図（ｅ）のストレージノード内の空洞14を開
口するのに、第１図（ｄ）のレジスト13を用いたホトリ
ソグラフィを行なうため、工程が長く、ポリSi膜7,9,Si
O2膜8,10による段差によりホトリソグラフィの精度が劣
化し、簡易に空洞を開口できないという問題点があっ
た。
では、第１図（ｅ）のストレージノード内の空洞14を開
口するのに、第１図（ｄ）のレジスト13を用いたホトリ
ソグラフィを行なうため、工程が長く、ポリSi膜7,9,Si
O2膜8,10による段差によりホトリソグラフィの精度が劣
化し、簡易に空洞を開口できないという問題点があっ
た。
この発明は前記従来技術が持っている問題点のうち、
ストレージノード内の空洞を開口する工程が長く、簡単
に空洞を開口できない点について解決した半導体記憶装
置の製造方法を提供するものである。
ストレージノード内の空洞を開口する工程が長く、簡単
に空洞を開口できない点について解決した半導体記憶装
置の製造方法を提供するものである。
この発明は半導体記憶装置の製造方法において、スト
レージノード内の空洞を開口する際に、外側のポリSiの
第１のサイドウォールにもう一度内側のポリSiの第２の
サイドウォールを形成した後、内側のサイドウォールを
マスクにして空洞の開口を自己整合的に行う工程を導入
したものである。
レージノード内の空洞を開口する際に、外側のポリSiの
第１のサイドウォールにもう一度内側のポリSiの第２の
サイドウォールを形成した後、内側のサイドウォールを
マスクにして空洞の開口を自己整合的に行う工程を導入
したものである。
この発明によれば、半導体記憶装置の製造方法におい
て、以上のような工程を導入したので、外側のポリSiの
第１のサイドウォールの形成後、内側のポリSiの第２の
サイドウォールを形成し、この内側のポリSiの第２のサ
イドウォールをマスクにして、空洞の開口を自己整合的
に形成することにより、ホトリソグラフィ工程が１回減
少することになり、したがって、前記問題点を除去でき
る。
て、以上のような工程を導入したので、外側のポリSiの
第１のサイドウォールの形成後、内側のポリSiの第２の
サイドウォールを形成し、この内側のポリSiの第２のサ
イドウォールをマスクにして、空洞の開口を自己整合的
に形成することにより、ホトリソグラフィ工程が１回減
少することになり、したがって、前記問題点を除去でき
る。
以下、この発明の半導体記憶装置の製造方法の実施例
について図面に基づき説明する。第１図（ａ）ないし第
１図（ｈ）はその一実施例を説明するための工程断面図
である。
について図面に基づき説明する。第１図（ａ）ないし第
１図（ｈ）はその一実施例を説明するための工程断面図
である。
まず、第１図（ａ）に示すように、Si基板21上に熱酸
化およびAP・CVD法により、SiO2膜22を形成し、このSiO
2膜22上にLP・CVD法によりSiN膜23を形成する。
化およびAP・CVD法により、SiO2膜22を形成し、このSiO
2膜22上にLP・CVD法によりSiN膜23を形成する。
次いで、このSiN膜23上にAP・CVD法により、SiO2膜24
を形成し、このSiO2膜24上にLP・CVD法でSiN膜25を形成
する。このSiN膜25の形成後、その上面にレジスト26を
塗布して、ホトリソグラフィにより所定のパターンを行
う。
を形成し、このSiO2膜24上にLP・CVD法でSiN膜25を形成
する。このSiN膜25の形成後、その上面にレジスト26を
塗布して、ホトリソグラフィにより所定のパターンを行
う。
次いで、このパターン化されたレジスト26をマスクに
して、SiO2膜22、SiN膜23、SiO2膜24、SiN膜25をエッチ
ングして、コンタクト孔27を開口する。
して、SiO2膜22、SiN膜23、SiO2膜24、SiN膜25をエッチ
ングして、コンタクト孔27を開口する。
このコンタクト孔27の開口後、第１図（ｂ）に示すよ
うに、LP・CVD法により、ポリSi膜28を形成し、コンタ
クト孔27を埋け込み、ポリSi膜28とSi基板21とのコンタ
クトをとる。このポリSi膜28の形成後、ポリSi膜28上に
AP・CVD法でSiO2膜29を形成する。
うに、LP・CVD法により、ポリSi膜28を形成し、コンタ
クト孔27を埋け込み、ポリSi膜28とSi基板21とのコンタ
クトをとる。このポリSi膜28の形成後、ポリSi膜28上に
AP・CVD法でSiO2膜29を形成する。
さらに、このSiO2膜29上にLP・CVD法によりポリSi膜3
0を形成するとともに、このポリSi膜30上にAP・CVD法で
SiO2膜31を形成する。
0を形成するとともに、このポリSi膜30上にAP・CVD法で
SiO2膜31を形成する。
このSiO2膜31の膜厚T1は、第１図（ｃ）に示すポリSi
膜33Aの膜厚T2と、第１図（ｄ）に示すポリSi膜33Bの膜
厚T3とを合計した膜厚より厚く形成する。すなわち、T1
＞T2＋T3とする。
膜33Aの膜厚T2と、第１図（ｄ）に示すポリSi膜33Bの膜
厚T3とを合計した膜厚より厚く形成する。すなわち、T1
＞T2＋T3とする。
このSiO2膜31の形成後、レジスト32を塗布して所定の
パターン化を行い、第１図（ｃ）に示すように、このレ
ジスト32をマスクにしてポリSi膜28、SiO2膜29、ポリSi
膜30、SiO2膜31をエッチングにより除去する。
パターン化を行い、第１図（ｃ）に示すように、このレ
ジスト32をマスクにしてポリSi膜28、SiO2膜29、ポリSi
膜30、SiO2膜31をエッチングにより除去する。
次に、全面に、ポリSi膜33Aを厚さT2で形成し、この
ポリSi膜33AをRIEでエッチングし、第１図（ｄ）に示す
ように、ポリSiのSW33A1を形成する。
ポリSi膜33AをRIEでエッチングし、第１図（ｄ）に示す
ように、ポリSiのSW33A1を形成する。
その後、SiO2膜31を弗酸系水溶液で除去する。このSi
O2膜31の除去後のSW33A1のポリSi膜30上の寸法ＨはSiO2
膜31の膜厚T1と同じになる。
O2膜31の除去後のSW33A1のポリSi膜30上の寸法ＨはSiO2
膜31の膜厚T1と同じになる。
次に、ポリSi膜33Bを形成した後、ポリSi膜33BをRIE
でエッチングバックし、第１図（ｅ）に示すように、SW
33B1を形成する。
でエッチングバックし、第１図（ｅ）に示すように、SW
33B1を形成する。
次に、このポリSiのSW33B1をマスクにして、第１図
（ｆ）に示すように、ポリSi膜30をエッチングし、空洞
34を開口する。この空洞34の位置は外側のSW33A1から内
側に向けて形成される内側SW33B1によって決定される。
（ｆ）に示すように、ポリSi膜30をエッチングし、空洞
34を開口する。この空洞34の位置は外側のSW33A1から内
側に向けて形成される内側SW33B1によって決定される。
この空洞34の開口後に、第１図（ｇ）に示すように、
SiN膜25をエッチングし、SiO2膜24と29を弗酸系水溶液
でエッチングし、さらに、SiN膜23をエッチングする。
SiN膜25をエッチングし、SiO2膜24と29を弗酸系水溶液
でエッチングし、さらに、SiN膜23をエッチングする。
次に、第１図（ｈ）に示すように、通常の方法で表面
全体にキャパシタ絶縁膜35を形成し、さらに、その上に
ポリSi膜36をLP・CVD法で形成して、上層の電極を形成
する。
全体にキャパシタ絶縁膜35を形成し、さらに、その上に
ポリSi膜36をLP・CVD法で形成して、上層の電極を形成
する。
以上詳細に説明したように、この発明によれば、スト
レージノード内の空洞をポリSi膜のSWをマスクに開口す
るようにしたので、ストレージノード内の空洞を開口す
るためのホトリソグラフィ工程をなくすことができると
ともに、ストレージノード内の空洞の開口を簡易に形成
できる。
レージノード内の空洞をポリSi膜のSWをマスクに開口す
るようにしたので、ストレージノード内の空洞を開口す
るためのホトリソグラフィ工程をなくすことができると
ともに、ストレージノード内の空洞の開口を簡易に形成
できる。
第１図（ａ）ないし第１図（ｈ）はこの発明の半導体記
憶装置の製造方法の一実施例の工程断面図、第２図
（ａ）ないし第２図（ｇ）は従来の半導体記憶装置の製
造方法の工程断面図である。 21……Si基板、22,24,29,31……SiO2膜、23,25……SiN
膜、27……コンタクト孔、28,30,33B,36……ポリSi膜、
33A1,33B1……SW（サイドウォール）、35……キャパシ
タ絶縁膜、36……ポリSi膜。
憶装置の製造方法の一実施例の工程断面図、第２図
（ａ）ないし第２図（ｇ）は従来の半導体記憶装置の製
造方法の工程断面図である。 21……Si基板、22,24,29,31……SiO2膜、23,25……SiN
膜、27……コンタクト孔、28,30,33B,36……ポリSi膜、
33A1,33B1……SW（サイドウォール）、35……キャパシ
タ絶縁膜、36……ポリSi膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822 H01L 27/108,21/8242
Claims (3)
- 【請求項１】半導体基板の上にストレージノードを有す
る半導体記憶装置の製造方法において、 ストレージノード形成予定領域を含む前記半導体基板上
に絶縁層を形成する第１の工程と、 前記絶縁層を選択的に開口し、前記ストレージノード形
成予定領域内にコンタクトホールを形成する第２の工程
と、 前記コンタクトホール内及び前記絶縁層上にポリシリコ
ン膜を形成するとともに該ポリシリコン膜上に、酸化膜
とポリシリコン膜を複数積層する第３の工程と、 前記ポリシリコン膜及び酸化膜の積層を、前記コンタク
トホール上及びその周辺に残存させる第４の工程と、 前記残存した積層を含む前記半導体基板上にポリシリコ
ン膜を形成し、エッチングにより該残存した積層に第１
のサイドウォールを形成する第５の工程と、 前記残存した積層の最上部に位置する膜を除去して、積
層の上部に凹部を形成した後、該積層を含む前記半導体
基板上にポリシリコン膜を形成し、エッチングにより該
積層の該凹部内に第２のサイドウォールを形成する第６
の工程と、 前記第２のサイドウォールをマスクとして、前記積層を
形成するポリシリコン及び酸化膜をエッチングする第７
の工程とを特徴とする半導体記憶装置の製造方法。 - 【請求項２】請求項１記載の半導体記憶装置の製造方法
において、前記絶縁層は前記半導体基板上に形成された
第１の酸化膜と、該第１の酸化膜上に形成され、第２の
酸化膜を２つの窒化膜で挟んだ多層絶縁膜とからなり、
前記第７の工程の後に、該多層絶縁膜はエッチングによ
り除去する工程を含むことを特徴とする半導体記憶装置
の製造方法。 - 【請求項３】請求項１記載の半導体記憶装置の製造方法
において、前記第６の工程で除去される前記積層の最上
部に位置する膜の厚さは、該第５の工程で形成されるポ
リシリコン膜の厚さに該第６の工程で形成されるポリシ
リコン膜の厚さを加えた厚さより厚いことを特徴とする
半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169828A JP2886280B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
| US07/722,675 US5102820A (en) | 1990-06-29 | 1991-06-28 | Manufacturing method for semiconductor memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169828A JP2886280B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461265A JPH0461265A (ja) | 1992-02-27 |
| JP2886280B2 true JP2886280B2 (ja) | 1999-04-26 |
Family
ID=15893666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169828A Expired - Lifetime JP2886280B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5102820A (ja) |
| JP (1) | JP2886280B2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR930008583B1 (ko) * | 1990-10-25 | 1993-09-09 | 현대전자산업주식회사 | 스택캐패시터 및 그 제조방법 |
| KR930009594B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| DE4213945A1 (de) * | 1991-04-29 | 1992-11-05 | Micron Technology Inc | Speicherkondensator und verfahren zu dessen herstellung |
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
| JPH06260609A (ja) * | 1992-06-10 | 1994-09-16 | Mitsubishi Electric Corp | 筒型キャパシタを有する半導体記憶装置およびその製造方法 |
| KR950010876B1 (ko) * | 1992-12-30 | 1995-09-25 | 현대전자산업주식회사 | 반도체 기억장치의 전하보존전극 제조방법 |
| KR970000977B1 (ko) * | 1993-05-21 | 1997-01-21 | 현대전자산업 주식회사 | 반도체 소자의 캐패시터 제조방법 |
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
| US5326714A (en) * | 1993-07-22 | 1994-07-05 | Taiwan Semiconductor Manufacturing Company | Method of making a fully used tub DRAM cell |
| US5449635A (en) * | 1993-12-28 | 1995-09-12 | Goldstar Electron Co., Ltd. | Method of fabricating a semiconductor memory |
| US5714780A (en) * | 1993-12-28 | 1998-02-03 | Lg Semicon Co., Ltd. | Semiconductor memory and method of fabricating the same |
| KR0126799B1 (ko) * | 1993-12-31 | 1997-12-29 | 김광호 | 반도체장치의 커패시터 제조방법 |
| KR0151196B1 (ko) * | 1994-01-12 | 1998-10-01 | 문정환 | 반도체 메모리장치의 제조방법 |
| US5501998A (en) * | 1994-04-26 | 1996-03-26 | Industrial Technology Research Institution | Method for fabricating dynamic random access memory cells having vertical sidewall stacked storage capacitors |
| US5436188A (en) * | 1994-04-26 | 1995-07-25 | Industrial Technology Research Institute | Dram cell process having elk horn shaped capacitor |
| CN1044948C (zh) * | 1994-06-22 | 1999-09-01 | 现代电子产业株式会社 | 用于制造半导体器件叠层电容器的方法 |
| US5457065A (en) * | 1994-12-14 | 1995-10-10 | United Microelectronics Corporation | method of manufacturing a new DRAM capacitor structure having increased capacitance |
| US5654222A (en) * | 1995-05-17 | 1997-08-05 | Micron Technology, Inc. | Method for forming a capacitor with electrically interconnected construction |
| JP2871543B2 (ja) * | 1995-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100195216B1 (ko) * | 1995-12-26 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 커패시터 및 그 제조 방법 |
| JP2917912B2 (ja) * | 1996-06-07 | 1999-07-12 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| TW312829B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Semiconductor memory device with capacitor(6) |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
| TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
| TW306064B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 6) |
| SG86315A1 (en) * | 1996-08-21 | 2002-02-19 | Texas Instruments Inc | Stack cell memory device and method of forming the same |
| GB2323470A (en) * | 1997-01-30 | 1998-09-23 | United Microelectronics Corp | Method of fabricating a stacked capacitor |
| US6218260B1 (en) | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| KR100253086B1 (ko) * | 1997-07-25 | 2000-04-15 | 윤종용 | 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법 |
| EP0954030A1 (de) * | 1998-04-30 | 1999-11-03 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Kondensators für eine Halbleiter-Speicheranordnung |
| US6156619A (en) * | 1998-06-29 | 2000-12-05 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating |
| KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
| KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
| WO2018004651A1 (en) | 2016-07-01 | 2018-01-04 | Intel Corporation | Capacitor including multilayer dielectric stack |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243573A (ja) * | 1988-08-04 | 1990-02-14 | Fuji Xerox Co Ltd | カラー画像形成装置のシート搬送装置 |
| JPH0265556A (ja) * | 1988-08-31 | 1990-03-06 | Sharp Corp | 情報通信端末装置 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-06-29 JP JP2169828A patent/JP2886280B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-28 US US07/722,675 patent/US5102820A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5102820A (en) | 1992-04-07 |
| JPH0461265A (ja) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886280B2 (ja) | 半導体記憶装置の製造方法 | |
| US5342800A (en) | Method of making memory cell capacitor | |
| US5135883A (en) | Process for producing a stacked capacitor of a dram cell | |
| JPH0821695B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JPH04350965A (ja) | 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造 | |
| US5459094A (en) | Method for fabricating a capacitor cell in the semiconductor memory device having a step portion | |
| JPH0818017A (ja) | 半導体素子のキャパシター製造方法 | |
| JP2557592B2 (ja) | 半導体メモリセルの製造方法 | |
| US5457063A (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| JP2780156B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3227485B2 (ja) | 半導体メモリ素子の製造方法 | |
| JP2770789B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3288805B2 (ja) | キャパシタの製造方法 | |
| JP2795252B2 (ja) | 半導体装置の製造方法 | |
| JPH10313102A (ja) | 半導体装置及びその製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JPH04361565A (ja) | 半導体装置の製造方法 | |
| JPH01270343A (ja) | 半導体装置の製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| JP2783268B2 (ja) | 円筒型スタックト・キャパシタ型セルの製造方法 | |
| JP2944990B2 (ja) | クラウン型コンデンサの製造方法 | |
| JPH07202023A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0936324A (ja) | 半導体装置の製造方法 | |
| JPH03214767A (ja) | 半導体装置の製造方法 |