JPH01270343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01270343A JPH01270343A JP63100649A JP10064988A JPH01270343A JP H01270343 A JPH01270343 A JP H01270343A JP 63100649 A JP63100649 A JP 63100649A JP 10064988 A JP10064988 A JP 10064988A JP H01270343 A JPH01270343 A JP H01270343A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置、特にスタックドキャパシタ型ＤＲＡ？１セ
ルの製造方法に関し。
ルの製造方法に関し。
電極を積層化するためのスルーホールを形成することな
しに、蓄積容量を顕著に増加できるようにしてＤＲＡＭ
の高集積化をはかることを目的とし。
しに、蓄積容量を顕著に増加できるようにしてＤＲＡＭ
の高集積化をはかることを目的とし。
基板上に順にゲート絶縁膜、ゲートを形成し。
該ゲートの両側において該基板とは反対の不純物を該基
板内に導入してソースドレイン領域を形成し、該基板上
全面に層間絶縁膜と絶縁性の第１の耐食刻膜とを順次被
着し、該層間絶縁膜と該第１の耐食刻膜を開口して一方
のソースドレイン領域を露出し、該開口を覆って該第１
の耐食刻膜上に。
板内に導入してソースドレイン領域を形成し、該基板上
全面に層間絶縁膜と絶縁性の第１の耐食刻膜とを順次被
着し、該層間絶縁膜と該第１の耐食刻膜を開口して一方
のソースドレイン領域を露出し、該開口を覆って該第１
の耐食刻膜上に。
第１の導電膜、中間膜、第２の導電膜、第２の耐食刻膜
を被着し、該第１の耐食刻膜をエンチングストッパとし
たパターニングにより蓄積電極形成領域に第１の導電膜
、中間膜、第２の導電膜、第２の耐食刻膜からなる突起
を形成し、該突起を覆って該基板上に第３の導電膜を被
着し、該第１゜第２の耐食刻膜をエツチングストッパと
した異方性エツチングにより該突起の側面に該第３の導
電膜からなる側壁を形成し、該第２の耐食刻膜を除去し
、該第１の導電膜の中央部を開口して中間膜をエツチン
グ除去して、第１．２．３の導電膜からなる蓄積電極を
形成し、該蓄積電極の表面に誘電体膜を形成し、該誘電
体膜に接して対向電極を〔産業上の利用分野〕 本発明は半導体装置、特にスタックドキャパシタ型ＤＲ
ＡＭセルの製造方法に関する。
を被着し、該第１の耐食刻膜をエンチングストッパとし
たパターニングにより蓄積電極形成領域に第１の導電膜
、中間膜、第２の導電膜、第２の耐食刻膜からなる突起
を形成し、該突起を覆って該基板上に第３の導電膜を被
着し、該第１゜第２の耐食刻膜をエツチングストッパと
した異方性エツチングにより該突起の側面に該第３の導
電膜からなる側壁を形成し、該第２の耐食刻膜を除去し
、該第１の導電膜の中央部を開口して中間膜をエツチン
グ除去して、第１．２．３の導電膜からなる蓄積電極を
形成し、該蓄積電極の表面に誘電体膜を形成し、該誘電
体膜に接して対向電極を〔産業上の利用分野〕 本発明は半導体装置、特にスタックドキャパシタ型ＤＲ
ＡＭセルの製造方法に関する。
スタックドキャパシタ型ＤＲＡＭセルは、高集積のＤＲ
ＡＭ用のセルとして広く用いられている。
ＡＭ用のセルとして広く用いられている。
ＤＲＡＭの高集積化に伴いセル面積が縮小されるため、
セルの蓄積容量とセル面積との比を大きくするための種
々の試みがなされている。
セルの蓄積容量とセル面積との比を大きくするための種
々の試みがなされている。
第２図は従来例のスタックドキャパシタ型ＤＲＡＭセル
の断面図である。
の断面図である。
セルは情報電荷を蓄積する１個の蓄積キャパシタと、情
報を転送する１個の転送トランジスタで構成される。
報を転送する１個の転送トランジスタで構成される。
図において、１はｐ型珪素（ｐ−Ｓｉ）基板、２は分離
絶縁膜、３はゲート絶縁膜、４はポリＳｉからなるワー
ド線であって且つトランジスタのゲート。
絶縁膜、３はゲート絶縁膜、４はポリＳｉからなるワー
ド線であって且つトランジスタのゲート。
５は２個あるがそれぞれトランジスタのソースドレイン
領域、６は層間絶縁膜、７はポリＳｉからなるキャパシ
タの蓄積電極、８はキャパシタの誘電体膜、９はポリＳ
ｉからなるキャパシタの対向電極。
領域、６は層間絶縁膜、７はポリＳｉからなるキャパシ
タの蓄積電極、８はキャパシタの誘電体膜、９はポリＳ
ｉからなるキャパシタの対向電極。
１０は層間絶縁膜、 １１は６１層からなるビット線で
ある。
ある。
このセルは蓄積電極７の形状が立体的な形状に形成され
ているので、平面電極の場合に比べ３０〜４０％増の容
量が得られ、高集積ＤＲＡＭの実現に有効なセル構造で
ある。
ているので、平面電極の場合に比べ３０〜４０％増の容
量が得られ、高集積ＤＲＡＭの実現に有効なセル構造で
ある。
しかしながら、前記の従来構造においても、メモリの集
積ビット数が増えて、蓄積容量部分の絶対的な寸法が小
さ（なるに従って、蓄積容量の減少は避けられなかった
。
積ビット数が増えて、蓄積容量部分の絶対的な寸法が小
さ（なるに従って、蓄積容量の減少は避けられなかった
。
更に蓄積容量を増大させるために、キャパシタ電極を積
層化する構造が多く提案されているが。
層化する構造が多く提案されているが。
電極間を接続するためにスルーホールを形成する必要が
あったりして、当該スルーホール形成のための位置合わ
せ余裕をとるためセルを小型化できない等の欠点があっ
た。
あったりして、当該スルーホール形成のための位置合わ
せ余裕をとるためセルを小型化できない等の欠点があっ
た。
本発明は、電極を積層化するためのスルーホールを形成
することなしに、スタックドキャパシタ型ＤＩ？ＡＭセ
ルの蓄積容量を顕著に増加させることを目的とする。
することなしに、スタックドキャパシタ型ＤＩ？ＡＭセ
ルの蓄積容量を顕著に増加させることを目的とする。
上記課題の解決は、半導体基板（１）上に順にゲート絶
縁膜（３）、ゲート（４）を形成し、該ゲートの両側に
おいて該基板とは反対の不純物を該基板内に４大してソ
ースドレイン領域（５）を形成し、該基板上全面に層間
絶縁膜（６）と絶縁性の第１の耐食刻ｖ（６＾）とを順
次被着し、該層間絶縁膜と該第１の耐食刻膜を開口して
一方のソースドレイン領域を露出し、該開口を覆って該
第１の耐食刻膜上に、第１の導電膜（７Ａ１）、中間膜
（１２） 、第２の導電膜（７Ａ２） 、第２の耐食刻
膜（１３）を被着し、該第１の耐食刻膜をエツチングス
トッパとしたパターニングにより蓄積電極形成領域以外
のこれらの膜を除去して第１の導電膜１中間膜、第２の
導電膜、第２の耐食刻膜からなる突起を形成し、該突起
を覆って該基板上に第３の導電膜（７Ａ３）を被着し、
該第１．第２の耐食刻膜をエツチングストッパとした異
方性エツチングにより該突起の側面に該第３の導電膜か
らなる側壁を形成し、該第２の耐食刻膜を除去し、該第
１の導電膜の中央部を開口して中間膜をエツチング除去
して、第１．２．３の導電膜（７Ａ１．７Ａ２，７Ａ３
）からなる蓄積電極（７Ａ）を形成し、該蓄積電極の表
面に誘電体膜（８＾）を形成し。
縁膜（３）、ゲート（４）を形成し、該ゲートの両側に
おいて該基板とは反対の不純物を該基板内に４大してソ
ースドレイン領域（５）を形成し、該基板上全面に層間
絶縁膜（６）と絶縁性の第１の耐食刻ｖ（６＾）とを順
次被着し、該層間絶縁膜と該第１の耐食刻膜を開口して
一方のソースドレイン領域を露出し、該開口を覆って該
第１の耐食刻膜上に、第１の導電膜（７Ａ１）、中間膜
（１２） 、第２の導電膜（７Ａ２） 、第２の耐食刻
膜（１３）を被着し、該第１の耐食刻膜をエツチングス
トッパとしたパターニングにより蓄積電極形成領域以外
のこれらの膜を除去して第１の導電膜１中間膜、第２の
導電膜、第２の耐食刻膜からなる突起を形成し、該突起
を覆って該基板上に第３の導電膜（７Ａ３）を被着し、
該第１．第２の耐食刻膜をエツチングストッパとした異
方性エツチングにより該突起の側面に該第３の導電膜か
らなる側壁を形成し、該第２の耐食刻膜を除去し、該第
１の導電膜の中央部を開口して中間膜をエツチング除去
して、第１．２．３の導電膜（７Ａ１．７Ａ２，７Ａ３
）からなる蓄積電極（７Ａ）を形成し、該蓄積電極の表
面に誘電体膜（８＾）を形成し。
該誘電体膜に接して対向電極（９Ａ）を形成する工程を
有する半導体装置の製造方法によって達成される。
有する半導体装置の製造方法によって達成される。
本発明は、一方のソースドレイン領域上に支持された袋
状の蓄積電極を形成してその表面積を増やすことにより
、キャパシタの蓄積容量を増加させるものである。
状の蓄積電極を形成してその表面積を増やすことにより
、キャパシタの蓄積容量を増加させるものである。
第１図（１）〜（７）は本発明の一実施例によるスタッ
クドキャパシタ型ＤＩ？ＡＭセルの製造方法を説明する
断面図である。
クドキャパシタ型ＤＩ？ＡＭセルの製造方法を説明する
断面図である。
第１図（１）において、ウェット熱酸化によりｐ−Ｓｉ
基板１の分離領域に分離絶縁膜２を形成し、ｉ１１常の
方法を用いて基板の素子形成領域上にゲート絶縁膜３．
ポリＳｉからなるゲート４を形成する。
基板１の分離領域に分離絶縁膜２を形成し、ｉ１１常の
方法を用いて基板の素子形成領域上にゲート絶縁膜３．
ポリＳｉからなるゲート４を形成する。
次に、ゲート４をマスクにして砒素イオン（Ａｓ”）又
は燐イオン（Ｐ゛）を注入してｎ゛型のソースドレイン
領域５を形成する。
は燐イオン（Ｐ゛）を注入してｎ゛型のソースドレイン
領域５を形成する。
次に、気相成長（ＣＶＤ）法により１層間絶縁膜として
基板上全面に二酸化珪素膜（ＳｉＯ□膜）６と。
基板上全面に二酸化珪素膜（ＳｉＯ□膜）６と。
第１の耐食刻膜として窒化珪素膜（ＳｉｉＮ４膜） ６
Ａを成長し、これらの膜に蓄積電極用のコンタクト孔を
開口し、一方のソースドレイン領域５の表面を露出する
。
Ａを成長し、これらの膜に蓄積電極用のコンタクト孔を
開口し、一方のソースドレイン領域５の表面を露出する
。
第１図（２）において、 ＣＶＤ法により、前記コンタ
クト孔を覆って基板全面に第１の導電層として厚さ２０
００人のドープされたポリＳｔ膜７Ａ１．中間層として
厚さ４０００人のＳｉＯ□膜１２．第２の導電層として
厚さ２０００人のドープされたポリＳｔ膜７Ａ２８第２
の耐食刻膜として厚さ１０００人の５ｉｆｔ膜１３を順
次成長する。
クト孔を覆って基板全面に第１の導電層として厚さ２０
００人のドープされたポリＳｔ膜７Ａ１．中間層として
厚さ４０００人のＳｉＯ□膜１２．第２の導電層として
厚さ２０００人のドープされたポリＳｔ膜７Ａ２８第２
の耐食刻膜として厚さ１０００人の５ｉｆｔ膜１３を順
次成長する。
第１図（３）において、 Ｓｉ３Ｎ、膜６Ａ上のポリＳ
ｉ層？ＡＩ、 ＳｉＯ□膜１２．ポリＳｉ膜７Ａ２及び
Ｓｉｎ、膜１３を所定の大きさにエツチングガスとして
塩素系及び弗素系ガスを用いてパターニングしてこれら
の膜よりなる突起を形成する。この突起パターンはゲー
ト４の上まで覆うようにできるだけ太き（形成して蓄積
容量を増やすようにする。
ｉ層？ＡＩ、 ＳｉＯ□膜１２．ポリＳｉ膜７Ａ２及び
Ｓｉｎ、膜１３を所定の大きさにエツチングガスとして
塩素系及び弗素系ガスを用いてパターニングしてこれら
の膜よりなる突起を形成する。この突起パターンはゲー
ト４の上まで覆うようにできるだけ太き（形成して蓄積
容量を増やすようにする。
このとき、ＳｉＪ膜６Ａはエツチングストッパとして働
（。
（。
第１図（４）において、 ＣＶＤ法により、上記の突起
パターンを覆って基板全面に第３の導電層として厚さ５
０００人のドープされたポリＳｉ膜７Ａ３を成長する。
パターンを覆って基板全面に第３の導電層として厚さ５
０００人のドープされたポリＳｉ膜７Ａ３を成長する。
第１図（５）において、エツチングガスとして塩素系ガ
ス、例えばＣＣｌ４．ＢＣｌｉ等を用いて垂直方向に優
勢な異方性ドライエツチングによりポリＳｉ膜７Ａ３を
エツチングし、突起パターンの側面にポリＳｉ膜７Ａ３
からなる側壁を形成する。
ス、例えばＣＣｌ４．ＢＣｌｉ等を用いて垂直方向に優
勢な異方性ドライエツチングによりポリＳｉ膜７Ａ３を
エツチングし、突起パターンの側面にポリＳｉ膜７Ａ３
からなる側壁を形成する。
このとき、上層の第２の耐食刻膜、 ５ｉｎ２膜１３は
エツチングストッパとして働く。
エツチングストッパとして働く。
この側壁７Ａ３により、上層のポリＳｉ膜７Ａ２と下層
のポリＳｉ層？ＡＩが電気的に接続される。
のポリＳｉ層？ＡＩが電気的に接続される。
次に、弗酸を用いてＳｉｎ、膜１３を除去する。
第１図（６）において２通常のりソゲラフイエ程により
、上層のポリＳｉ膜７Ａ２の中央を開口し、弗酸を用い
て開口より中間膜、 ５ｉＯｚ膜１２をエツチング除去
する。 このようにして、Ｓｊ膜７Ａ１．７Ａ２゜７八
３からなる袋状の蓄積電極７Ａが形成される。
、上層のポリＳｉ膜７Ａ２の中央を開口し、弗酸を用い
て開口より中間膜、 ５ｉＯｚ膜１２をエツチング除去
する。 このようにして、Ｓｊ膜７Ａ１．７Ａ２゜７八
３からなる袋状の蓄積電極７Ａが形成される。
第１図（７）において、蓄積電極誦の表面を薄く。
例えば２０人程度熱酸化し９次いでこの上にＣＶＤ Ｓ
ｉ２Ｎ４を薄く１例えば１００人程程度積し、更に酸素
雰囲気中で熱酸化して総計厚さ２００人の誘電体膜８Ａ
を形成する。
ｉ２Ｎ４を薄く１例えば１００人程程度積し、更に酸素
雰囲気中で熱酸化して総計厚さ２００人の誘電体膜８Ａ
を形成する。
このようにして、誘電体膜８Ａは袋状の蓄積電極７Ａの
内部まで連続して形成される。
内部まで連続して形成される。
更に、 ＣＶＤ法により、蓄積電極７への内部を埋め込
んで基板全面にドープされたポリＳｉ層を成長して対向
電極９Ａを形成する。
んで基板全面にドープされたポリＳｉ層を成長して対向
電極９Ａを形成する。
この後、基板全面に層間絶縁膜１０を成長し、他方のソ
ースドレイン領域にコンタクト孔を開け。
ースドレイン領域にコンタクト孔を開け。
このコンタクト孔を覆って基板全面にＡＩ膜を被着し、
パターニングしてビット線１１を形成する。
パターニングしてビット線１１を形成する。
以上説明したように本発明によれば、電極を積層化する
ためのスルーホールを形成することなしに、スタックド
キャパシタ型ＤＲＡＭセルの蓄積容量を顕著に増加でき
る製造方法が得られ、 ＤＲＡＭの高集積化に寄与でき
る。
ためのスルーホールを形成することなしに、スタックド
キャパシタ型ＤＲＡＭセルの蓄積容量を顕著に増加でき
る製造方法が得られ、 ＤＲＡＭの高集積化に寄与でき
る。
第１図（１）〜（７）は本発明の一実施例によるスタッ
クドキャパシタ型ＤＲＡＭセルの製造方法を説明する断
面図。 第２図は従来例のスタックドキャパシタ型ＤＲＡＭセル
の断面図である。 １はｐ−Ｓｉ基板。 ２は分離絶縁膜。 ３はゲート絶縁膜。 ４はゲート。 ５はｎ１型のソースドレイン領域。 ６は層間絶縁膜でＳｋＯｌＭｒ ６＾は第１の耐食刻膜で５ｉＪ４膜。 ７Ａは蓄積電極。 ７Ａ１は第１の導電層でドープされたポリＳｉ膜。 ７八２は第２の導電層でドープされたポリＳｉ膜。 ７Ａ３は第３の導電層でドープされたポリＳｉ膜。 ８Ａは誘電体膜。 ９Ａは対向電極。 １０は層間絶縁膜。 １１はビット線。 １２は中間層テ５ｔｏｚＪ！。 １３は第２の耐食刻膜でＳｉＯ□膜 寥胞例の直面口 第 １ 口 宴施例の眸雨口 ２１ ■
クドキャパシタ型ＤＲＡＭセルの製造方法を説明する断
面図。 第２図は従来例のスタックドキャパシタ型ＤＲＡＭセル
の断面図である。 １はｐ−Ｓｉ基板。 ２は分離絶縁膜。 ３はゲート絶縁膜。 ４はゲート。 ５はｎ１型のソースドレイン領域。 ６は層間絶縁膜でＳｋＯｌＭｒ ６＾は第１の耐食刻膜で５ｉＪ４膜。 ７Ａは蓄積電極。 ７Ａ１は第１の導電層でドープされたポリＳｉ膜。 ７八２は第２の導電層でドープされたポリＳｉ膜。 ７Ａ３は第３の導電層でドープされたポリＳｉ膜。 ８Ａは誘電体膜。 ９Ａは対向電極。 １０は層間絶縁膜。 １１はビット線。 １２は中間層テ５ｔｏｚＪ！。 １３は第２の耐食刻膜でＳｉＯ□膜 寥胞例の直面口 第 １ 口 宴施例の眸雨口 ２１ ■
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に順にゲート絶縁膜（３）、ゲート
（４）を形成し、該ゲートの両側において該基板とは反
対の不純物を該基板内に導入してソースドレイン領域（
５）を形成し、該基板上全面に層間絶縁膜（６）と絶縁
性の第１の耐食刻膜（６Ａ）とを順次被着し、該層間絶
縁膜と該第１の耐食刻膜を開口して一方のソースドレイ
ン領域を露出し、 該開口を覆って該第１の耐食刻膜上に、第１の導電膜（
７Ａ１）、中間膜（１２）、第２の導電膜（７Ａ２）、
第２の耐食刻膜（１３）を被着し、該第１の耐食刻膜を
エッチングストッパとしたパターニングにより蓄積電極
形成領域以外のこれらの膜を除去して第１の導電膜、中
間膜、第２の導電膜、第２の耐食刻膜からなる突起を形
成し、 該突起を覆って該基板上に第３の導電膜（７Ａ３）を被
着し、 該第１、第２の耐食刻膜をエッチングストッパとした異
方性エッチングにより該突起の側面に該第３の導電膜か
らなる側壁を形成し、該第２の耐食刻膜を除去し、 該第１の導電膜の中央部を開口して中間膜をエッチング
除去して、第１、２、３の導電膜（７Ａ１、７Ａ２、７
Ａ３）からなる蓄積電極（７Ａ）を形成し、該蓄積電極
の表面に誘電体膜（８Ａ）を形成し、該誘電体膜に接し
て対向電極（９Ａ）を形成する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100649A JPH01270343A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100649A JPH01270343A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270343A true JPH01270343A (ja) | 1989-10-27 |
Family
ID=14279672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100649A Pending JPH01270343A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270343A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449000A2 (en) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
| FR2662851A1 (fr) * | 1990-06-02 | 1991-12-06 | Samsung Electronics Co Ltd | Procede de fabrication d'un condensateur du type a empilage pour dispositif de memoire. |
| FR2662850A1 (fr) * | 1990-06-05 | 1991-12-06 | Samsung Electronics Co Ltd | Condensateur empile pour cellule dram et procede pour sa fabrication. |
| US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
-
1988
- 1988-04-22 JP JP63100649A patent/JPH01270343A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
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| EP0449000A2 (en) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
| US5705420A (en) * | 1990-03-08 | 1998-01-06 | Fujitsu Limited | Method of producing a fin-shaped capacitor |
| US6144058A (en) * | 1990-03-08 | 2000-11-07 | Fujitsu Limited | Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor |
| US6528369B1 (en) | 1990-03-08 | 2003-03-04 | Fujitsu Limited | Layer structure having contact hole and method of producing same |
| FR2662851A1 (fr) * | 1990-06-02 | 1991-12-06 | Samsung Electronics Co Ltd | Procede de fabrication d'un condensateur du type a empilage pour dispositif de memoire. |
| FR2662850A1 (fr) * | 1990-06-05 | 1991-12-06 | Samsung Electronics Co Ltd | Condensateur empile pour cellule dram et procede pour sa fabrication. |
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