JP2523981B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関し、特にダイナミ
ック・ランダムアクセス・メモリ（DRAM）の製造方法に
関するものである。
ック・ランダムアクセス・メモリ（DRAM）の製造方法に
関するものである。
従来の技術 高集積化が進むLSIのなかにあってDRAMも集積度を高
める様々な工夫がなされているが、その中でも電荷蓄積
のための容量部分をシリコン基板上に積み上げる積層型
のメモリーセルいわゆるスタック・セルがその製造方法
の容易さと、ソフトエラー耐性の高さなどから有力視さ
れている。その構造や製法も様々なものが提案されてお
り、その中にボックス構造（S.Inoue,A.Nitayama,K.Hie
da and F.Horiguti;“A New Stacked Capacitor Cell w
ith Thin Box Structuured Storagen node,"Ext.Abs.21
th SSDM,p.141（1989））や、フィン構造（T.Ema,S.Kaw
anago,T.Nishii,S.Yoshida,H.Nishibe,T.Yabu,Y.Kodam
a,T.Nakano and M.Taguchi;“３−DIMENSIONAL SRACKED
CAPACITOR CELL FOR 16M AND 64M DRAMS,"IEDM Tech.D
ig.,p.592（1988））がある。これらの構造の製法を第1
0図及び第11図に示す工程断面図により説明する。まず
ボックス構造は、第10図（ａ）に示すごとくスイッチン
グトランジスタのゲートであるワード線２を形成し、層
間絶縁膜３、Si3N4膜４、第１のSiO2膜30を堆積する。
その後第10図（ｂ）に示すごとくコンタクト孔18を形成
し、第１のポリシリコン６を堆積する。次に、第10図
（ｃ）に示すごとく第２のSiO2膜31、第２のポリシリコ
ン10、第３のSiO2膜32を堆積後、フォトリソ工程とドラ
イエッチング工程で、上記第２のSiO2膜31、第２のポリ
シリコン10、第３のSiO2膜32をエッチングする。その
後、第10図（ｄ）に示すごとく第３のポリシリコン33を
堆積後エッチバックにより第１及び第３のポリシリコン
をエッチングして、第３のポリシリコン33でサイドウオ
ールを形成する。次に第10図（ｅ）に示すごとく残って
いる第２のSiO2膜31、第２のポリシリコン10の一部をフ
ォトリソ工程とドライエッチング工程でエッチング除去
する。しかる後に第10図（ｆ）に示すごとく第１、第
２、第３のSiO2膜14、31、32をエッチング除去してスト
レージノード11を形成する。その後第10図（ｇ）に示す
ごとく容量絶縁膜12及びセルプレート13を形成する。
める様々な工夫がなされているが、その中でも電荷蓄積
のための容量部分をシリコン基板上に積み上げる積層型
のメモリーセルいわゆるスタック・セルがその製造方法
の容易さと、ソフトエラー耐性の高さなどから有力視さ
れている。その構造や製法も様々なものが提案されてお
り、その中にボックス構造（S.Inoue,A.Nitayama,K.Hie
da and F.Horiguti;“A New Stacked Capacitor Cell w
ith Thin Box Structuured Storagen node,"Ext.Abs.21
th SSDM,p.141（1989））や、フィン構造（T.Ema,S.Kaw
anago,T.Nishii,S.Yoshida,H.Nishibe,T.Yabu,Y.Kodam
a,T.Nakano and M.Taguchi;“３−DIMENSIONAL SRACKED
CAPACITOR CELL FOR 16M AND 64M DRAMS,"IEDM Tech.D
ig.,p.592（1988））がある。これらの構造の製法を第1
0図及び第11図に示す工程断面図により説明する。まず
ボックス構造は、第10図（ａ）に示すごとくスイッチン
グトランジスタのゲートであるワード線２を形成し、層
間絶縁膜３、Si3N4膜４、第１のSiO2膜30を堆積する。
その後第10図（ｂ）に示すごとくコンタクト孔18を形成
し、第１のポリシリコン６を堆積する。次に、第10図
（ｃ）に示すごとく第２のSiO2膜31、第２のポリシリコ
ン10、第３のSiO2膜32を堆積後、フォトリソ工程とドラ
イエッチング工程で、上記第２のSiO2膜31、第２のポリ
シリコン10、第３のSiO2膜32をエッチングする。その
後、第10図（ｄ）に示すごとく第３のポリシリコン33を
堆積後エッチバックにより第１及び第３のポリシリコン
をエッチングして、第３のポリシリコン33でサイドウオ
ールを形成する。次に第10図（ｅ）に示すごとく残って
いる第２のSiO2膜31、第２のポリシリコン10の一部をフ
ォトリソ工程とドライエッチング工程でエッチング除去
する。しかる後に第10図（ｆ）に示すごとく第１、第
２、第３のSiO2膜14、31、32をエッチング除去してスト
レージノード11を形成する。その後第10図（ｇ）に示す
ごとく容量絶縁膜12及びセルプレート13を形成する。
次にフィン構造を第11図を元に説明する。まず第11図
（ａ）に示すごとくシリコン基板１上にスイッチングト
ランジスタのゲートでもあるワード線２を形成し、ｎ＋
の活性領域から形成してトランジスタを形成する。その
上から第11図（ｂ）に示すごとくSiN膜15を堆積する。
さらにその上に第一のSiO2膜60、第一のポリシリコン膜
62、第二のSiO2膜61を堆積する。しかる後に第11図
（ｃ）に示すごとくコンタクト孔18を開口する。さらに
その上から第11図（ｄ）に示すごとく第二のポリシリコ
ン膜63を堆積する。その後レシストパターンを形成し、
このレジストパターンをマスクとしてまず第二のポリシ
リコン膜61をエッチングした後、第11図（ｅ）に示すご
とく第二のSiO2膜61をエッチング除去する。その後同様
に第一のポリシリコン膜62及び第一のSiO2膜60をエッチ
ングして、第11図（ｆ）に示すごとくストレージノード
11が形成される。その後ストレージノード表面に容量絶
縁膜12を形成し、この容量絶縁膜12を介してセルプレー
ト13を形成した後、第11図（ｇ）に示すごとくビット線
14を形成する。この製造方法はポリシリコン及びSiO2の
積層数を増やすことで記憶容量は増大させることが可能
であるが工程数も同時に増大してしまう。
（ａ）に示すごとくシリコン基板１上にスイッチングト
ランジスタのゲートでもあるワード線２を形成し、ｎ＋
の活性領域から形成してトランジスタを形成する。その
上から第11図（ｂ）に示すごとくSiN膜15を堆積する。
さらにその上に第一のSiO2膜60、第一のポリシリコン膜
62、第二のSiO2膜61を堆積する。しかる後に第11図
（ｃ）に示すごとくコンタクト孔18を開口する。さらに
その上から第11図（ｄ）に示すごとく第二のポリシリコ
ン膜63を堆積する。その後レシストパターンを形成し、
このレジストパターンをマスクとしてまず第二のポリシ
リコン膜61をエッチングした後、第11図（ｅ）に示すご
とく第二のSiO2膜61をエッチング除去する。その後同様
に第一のポリシリコン膜62及び第一のSiO2膜60をエッチ
ングして、第11図（ｆ）に示すごとくストレージノード
11が形成される。その後ストレージノード表面に容量絶
縁膜12を形成し、この容量絶縁膜12を介してセルプレー
ト13を形成した後、第11図（ｇ）に示すごとくビット線
14を形成する。この製造方法はポリシリコン及びSiO2の
積層数を増やすことで記憶容量は増大させることが可能
であるが工程数も同時に増大してしまう。
発明が解決しようとする課題 本発明が解決しようとする課題は、従来の技術に示し
たように、大きな蓄積容量を得るためにはストレージノ
ードの表面積を大きくする必要があるが、そのためには
工程数が非常に多くなってしまうということである。例
えば上記第一の従来の技術ではストレージノードの加工
だけに関していえば、フォトリソ工程２工程、膜堆積工
程７工程、エッチング工程７工程にも及ぶ。即ち、フォ
トリソ工程は、SiO2とポリシリコンの多層膜の１回目の
パターニングと、２回目の穴あけのためのパターニング
の２回。膜堆積は、SiO2のウエットエッチングのストッ
パーとしてのSi3N4堆積、第１のSiO2堆積、第１のポリ
シリコン堆積、第２のSiO2堆積、第２のポリシリコン堆
積、第３のSiO2堆積、第３のポリシリコン堆積の７回。
エッチングは、SiO2とポリシリコンの多層膜の１回目の
パターニング時にまず、第３のSiO2エッチング、第２の
ポリシリコンエッチング、第２のSiO2エッチングと３回
に分けてエッチングしなければならない。さらに第３の
ポリシリコンのサイドウオール形成のためのエッチン
グ、多層膜の２回目の穴あけ時の第３のSiO2エッチング
と第２のポリシリコンエッチングと、最後にSiO2除去の
ためのウエットエッチングの以上７回である。このよう
にSiO2とポリシリコンの多層膜を用いていると、SiO2と
ポリシリコンを同時にエッチングすることは不可能であ
るためエッチング工程数が大幅に増加してしまう。また
第３図（ｅ）に示す工程では、２回目の多層膜の穴あけ
工程は微細化が進むとフォトリソ工程の合わせずれによ
りプロセスマージンが取れなくなってしまう。
たように、大きな蓄積容量を得るためにはストレージノ
ードの表面積を大きくする必要があるが、そのためには
工程数が非常に多くなってしまうということである。例
えば上記第一の従来の技術ではストレージノードの加工
だけに関していえば、フォトリソ工程２工程、膜堆積工
程７工程、エッチング工程７工程にも及ぶ。即ち、フォ
トリソ工程は、SiO2とポリシリコンの多層膜の１回目の
パターニングと、２回目の穴あけのためのパターニング
の２回。膜堆積は、SiO2のウエットエッチングのストッ
パーとしてのSi3N4堆積、第１のSiO2堆積、第１のポリ
シリコン堆積、第２のSiO2堆積、第２のポリシリコン堆
積、第３のSiO2堆積、第３のポリシリコン堆積の７回。
エッチングは、SiO2とポリシリコンの多層膜の１回目の
パターニング時にまず、第３のSiO2エッチング、第２の
ポリシリコンエッチング、第２のSiO2エッチングと３回
に分けてエッチングしなければならない。さらに第３の
ポリシリコンのサイドウオール形成のためのエッチン
グ、多層膜の２回目の穴あけ時の第３のSiO2エッチング
と第２のポリシリコンエッチングと、最後にSiO2除去の
ためのウエットエッチングの以上７回である。このよう
にSiO2とポリシリコンの多層膜を用いていると、SiO2と
ポリシリコンを同時にエッチングすることは不可能であ
るためエッチング工程数が大幅に増加してしまう。また
第３図（ｅ）に示す工程では、２回目の多層膜の穴あけ
工程は微細化が進むとフォトリソ工程の合わせずれによ
りプロセスマージンが取れなくなってしまう。
本発明は上述の課題に鑑みて工程数の増加を抑えて自
己整合的に大きな表面積をもつストレージノードを形成
できる半導体装置の製造方法を提供することを目的とす
る。
己整合的に大きな表面積をもつストレージノードを形成
できる半導体装置の製造方法を提供することを目的とす
る。
課題を解決するための手段 本発明は、上記課題を解決するために、 第１のエッチング条件に対するエッチングレート差
が、第２のエッチング条件に対するエッチングレート差
より小さい、２種類以上の層からなる多層膜を形成する
工程と、 該第１のエッチング条件下で、該多層膜をパターニン
グするための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸
を形成するための第２のエッチングを行う工程と、 を包含する半導体装置の製造方法である。
が、第２のエッチング条件に対するエッチングレート差
より小さい、２種類以上の層からなる多層膜を形成する
工程と、 該第１のエッチング条件下で、該多層膜をパターニン
グするための第１のエッチングを行う工程と、 該第２のエッチング条件下で、該多層膜の側面に凹凸
を形成するための第２のエッチングを行う工程と、 を包含する半導体装置の製造方法である。
また、半導体基板上にスイッチングトランジスタを形
成する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半
導体基板上に形成する工程と、 該層間絶縁膜上に、２種類以上の絶縁層からなる多層
膜を形成する工程と、 第１のエッチングを行うことにより、該多層膜及び該
層間絶縁膜の所定部分をエッチングし、該スイッチング
トランジスタの活性領域に達するコンタクトホールを該
多層膜及び該層間絶縁膜に形成する工程と、 第２のエッチングを行うことにより、該多層膜及び該
層間絶縁膜の側面部をエッチングし、該側面部に凹凸を
形成する工程と、 該多層膜の側面部を覆う導電膜を形成する工程と、 第３のエッチングを行うことにより、該多層膜を除去
する工程と、 を含有する半導体装置の製造方法である。
成する工程と、 該スイッチングトランジスタを覆う層間絶縁膜を該半
導体基板上に形成する工程と、 該層間絶縁膜上に、２種類以上の絶縁層からなる多層
膜を形成する工程と、 第１のエッチングを行うことにより、該多層膜及び該
層間絶縁膜の所定部分をエッチングし、該スイッチング
トランジスタの活性領域に達するコンタクトホールを該
多層膜及び該層間絶縁膜に形成する工程と、 第２のエッチングを行うことにより、該多層膜及び該
層間絶縁膜の側面部をエッチングし、該側面部に凹凸を
形成する工程と、 該多層膜の側面部を覆う導電膜を形成する工程と、 第３のエッチングを行うことにより、該多層膜を除去
する工程と、 を含有する半導体装置の製造方法である。
作用 本発明では不純物濃度の異なる膜のエッチングレート
の違いを利用したものである。特に不純物及び不純物濃
度の異なる酸化珪素膜の多層膜を形成し、この多層膜の
断面を露出させこの断面をエッチングすると、不純物濃
度の違いによりエッチングレートが異なるため、ほとん
ど不純物を含まない酸化珪素膜に比べて不純物を含む酸
化珪素膜ははるかに早くエッチングされて、多層膜の断
面に大きな凹凸が形成される。それにポリシリコンを堆
積すると、ポリシリコンのステップカバレージは極めて
良好なために、酸化珪素膜の多層膜の断面の凹凸の中に
もきれいに堆積される。そして、ストレージノードとな
るポリシリコンのパターニング後、酸化珪素膜の多層膜
はウエットエッチングにより容易に選択的に除去でき
て、大きな表面積を持ったストレージノードが形成され
る。
の違いを利用したものである。特に不純物及び不純物濃
度の異なる酸化珪素膜の多層膜を形成し、この多層膜の
断面を露出させこの断面をエッチングすると、不純物濃
度の違いによりエッチングレートが異なるため、ほとん
ど不純物を含まない酸化珪素膜に比べて不純物を含む酸
化珪素膜ははるかに早くエッチングされて、多層膜の断
面に大きな凹凸が形成される。それにポリシリコンを堆
積すると、ポリシリコンのステップカバレージは極めて
良好なために、酸化珪素膜の多層膜の断面の凹凸の中に
もきれいに堆積される。そして、ストレージノードとな
るポリシリコンのパターニング後、酸化珪素膜の多層膜
はウエットエッチングにより容易に選択的に除去でき
て、大きな表面積を持ったストレージノードが形成され
る。
また、上記酸化珪素膜の多層膜の堆積工程を不純物ガ
スの流量と圧力の制御によって連続堆積させる１回の堆
積シーケンスにしてしまうことが出来るので処理時間が
長くなるだけで、実質的な工程数の増加をなくすことが
可能である。
スの流量と圧力の制御によって連続堆積させる１回の堆
積シーケンスにしてしまうことが出来るので処理時間が
長くなるだけで、実質的な工程数の増加をなくすことが
可能である。
また、ポリシリコン中の不純物濃度の違いによっても
そのエッチングレートに差が生じるため、不純物濃度の
異なるポリシリコン膜の多層膜を形成後パターニングし
てその断面を出し、断面をエッチングすることによっ
て、不純物濃度の高い層が多くエッチングされるため断
面に凹凸が形成され大きな表面積を持つストレージノー
ドが形成される。
そのエッチングレートに差が生じるため、不純物濃度の
異なるポリシリコン膜の多層膜を形成後パターニングし
てその断面を出し、断面をエッチングすることによっ
て、不純物濃度の高い層が多くエッチングされるため断
面に凹凸が形成され大きな表面積を持つストレージノー
ドが形成される。
実施例 本発明の第１の実施例の工程断面図第１図をもとに説
明する。
明する。
第１図（ａ）に示すごとくワード線２を兼ねるスイッ
チングトランジスタ50を形成した後層間絶縁膜３、Si3N
4膜４を20nm、第１のNSG5を100nm堆積する。次にフォト
リソ工程及びエッチング工程によって第１図（ｂ）に示
すごとくコンタクト孔18を形成し、第１のｎ＋ポリシリ
コン膜６を100nm堆積する。さらにエッチングレートの
異なる酸化珪素膜として第２のNSG7、PSG（P2O5が8.5mo
l％）８、第３のNSG9をそれぞれ200nm堆積して、600nm
の多層膜を形成後、900度30分の熱処理を行う。その後
フォトリソ工程及びエッチング工程によって第１図
（ｃ）に示すようにNSGとPSGの多層膜をパターニングす
る。この多層膜のエッチングはフロン系ガスを用いた反
応性イオンエッチングで容易に行うことが可能である。
このパターニングされた多層膜の断面をNH4FとHFの20対
１の溶液で２分間ウエットエッチングすると、不純物を
含むPSGは不純物をほとんど含まないNSGに比べてエッチ
ングレートは十分に大きいので第１図（ｄ）に示すよう
にPSGが後退して、多層膜の断面に大きな凹凸が形成さ
れる。
チングトランジスタ50を形成した後層間絶縁膜３、Si3N
4膜４を20nm、第１のNSG5を100nm堆積する。次にフォト
リソ工程及びエッチング工程によって第１図（ｂ）に示
すごとくコンタクト孔18を形成し、第１のｎ＋ポリシリ
コン膜６を100nm堆積する。さらにエッチングレートの
異なる酸化珪素膜として第２のNSG7、PSG（P2O5が8.5mo
l％）８、第３のNSG9をそれぞれ200nm堆積して、600nm
の多層膜を形成後、900度30分の熱処理を行う。その後
フォトリソ工程及びエッチング工程によって第１図
（ｃ）に示すようにNSGとPSGの多層膜をパターニングす
る。この多層膜のエッチングはフロン系ガスを用いた反
応性イオンエッチングで容易に行うことが可能である。
このパターニングされた多層膜の断面をNH4FとHFの20対
１の溶液で２分間ウエットエッチングすると、不純物を
含むPSGは不純物をほとんど含まないNSGに比べてエッチ
ングレートは十分に大きいので第１図（ｄ）に示すよう
にPSGが後退して、多層膜の断面に大きな凹凸が形成さ
れる。
ここで酸化珪素膜中の不純物濃度の違いによる酸化珪
素膜のエッチングレートの違いをエッチング条件を変え
て調べた報告（J.M.Eldridge and P.Balk,Trans.Metall
urg.Soc.AITM,242:539,1968）を第９図に示す。また、
本発明者の実験結果を第８図に示す。CVD装置により堆
積したPSG、BPSG、NSG、の堆積直後（as−depo）と、N2
中900度20分の熱処理後（anealed）、及び熱酸化による
酸化珪素膜（SiO2）を、NH4FとHFの20対１の溶液でエッ
チングした場合のエッチレートを示す。第８図より、as
−depoのPSGとBPSGではPSGのエッチレートが約６倍。an
ealedPSGはanealedNSGの約４倍のエッチレートであっ
た。
素膜のエッチングレートの違いをエッチング条件を変え
て調べた報告（J.M.Eldridge and P.Balk,Trans.Metall
urg.Soc.AITM,242:539,1968）を第９図に示す。また、
本発明者の実験結果を第８図に示す。CVD装置により堆
積したPSG、BPSG、NSG、の堆積直後（as−depo）と、N2
中900度20分の熱処理後（anealed）、及び熱酸化による
酸化珪素膜（SiO2）を、NH4FとHFの20対１の溶液でエッ
チングした場合のエッチレートを示す。第８図より、as
−depoのPSGとBPSGではPSGのエッチレートが約６倍。an
ealedPSGはanealedNSGの約４倍のエッチレートであっ
た。
次に、第１図（ｅ）に示すように第２のｎ＋ポリシリ
コン膜10を150nm全面に堆積する。このとき、第１のｎ
＋ポリシリコンと第２のｎ＋ポリシリコンとが、電気的
に接続されるように堆積装置である減圧CVD装置へのウ
ェハーの挿入は、450度程度に炉内温度を落として行っ
て酸化膜の生成を防止する。次に、異方性エッチングに
よって第１のNSG膜５が露出するまで全面のポリシリコ
ンをエッチングすると、第１図（ｆ）に示すように第２
のｎ＋ポリシリコンはNSGとPSGの多層膜の側壁にのみサ
イドウオールとして残ってサイドウオールの下部で第１
のｎ＋ポリシリコン６と接続している。その後NSG及びP
SGを弗化水素酸系の溶液（NH4F:HF＝20:1）でウエット
エッチングして除去すると第１図（ｇ）に示すようにSi
3N4膜４の上側はポリシリコンだけが残って大きな表面
積を持つストレージノード11が形成される。しかる後に
第１図（ｈ）に示すように容量絶縁膜12、セルプレート
13を形成してメモリーセルを構成する。
コン膜10を150nm全面に堆積する。このとき、第１のｎ
＋ポリシリコンと第２のｎ＋ポリシリコンとが、電気的
に接続されるように堆積装置である減圧CVD装置へのウ
ェハーの挿入は、450度程度に炉内温度を落として行っ
て酸化膜の生成を防止する。次に、異方性エッチングに
よって第１のNSG膜５が露出するまで全面のポリシリコ
ンをエッチングすると、第１図（ｆ）に示すように第２
のｎ＋ポリシリコンはNSGとPSGの多層膜の側壁にのみサ
イドウオールとして残ってサイドウオールの下部で第１
のｎ＋ポリシリコン６と接続している。その後NSG及びP
SGを弗化水素酸系の溶液（NH4F:HF＝20:1）でウエット
エッチングして除去すると第１図（ｇ）に示すようにSi
3N4膜４の上側はポリシリコンだけが残って大きな表面
積を持つストレージノード11が形成される。しかる後に
第１図（ｈ）に示すように容量絶縁膜12、セルプレート
13を形成してメモリーセルを構成する。
更に、しかる後にビット線14を形成してメモリーセル
を形成する。本実施例においては、酸化珪素膜の断面の
エッチングによりNSGもエッチングされるためパターン
は後退して寸法が小さくなるが、後の第２のポリシリコ
ン10の膜厚によって、ストレージノードの仕上がり寸法
を任意に設定できる。つまり、パターン寸法が小さくな
っても第２のポリシリコン10の膜厚を大きくするとスト
レージノードの仕上がり寸法大きくできる。従って、ス
トレージノードの間隔をフォトリソ工程の解像限界以下
に仕上げることも可能となる。また、本実施例では熱処
理をしたPSGとNSGを用いたが、熱処理をせずに使用する
とPSGのＰ濃度のばらつきによってPSG断面のウエットエ
ッチング後に微細な凹凸が形成されるためさらにストレ
ージノードの表面積を増大させることが可能である。
を形成する。本実施例においては、酸化珪素膜の断面の
エッチングによりNSGもエッチングされるためパターン
は後退して寸法が小さくなるが、後の第２のポリシリコ
ン10の膜厚によって、ストレージノードの仕上がり寸法
を任意に設定できる。つまり、パターン寸法が小さくな
っても第２のポリシリコン10の膜厚を大きくするとスト
レージノードの仕上がり寸法大きくできる。従って、ス
トレージノードの間隔をフォトリソ工程の解像限界以下
に仕上げることも可能となる。また、本実施例では熱処
理をしたPSGとNSGを用いたが、熱処理をせずに使用する
とPSGのＰ濃度のばらつきによってPSG断面のウエットエ
ッチング後に微細な凹凸が形成されるためさらにストレ
ージノードの表面積を増大させることが可能である。
なお、実施例ではストレージノードを形成後にビット
線を形成したが逆にビット線を形成後に本実施例に従っ
てストレージノードを形成できる。この場合のメモリー
セル断面図を第２図に示す。
線を形成したが逆にビット線を形成後に本実施例に従っ
てストレージノードを形成できる。この場合のメモリー
セル断面図を第２図に示す。
さらに本発明では、ストレージノードの形成にはNSG
とPSGの２種類の多層酸化膜を用いたが、NSG、PSG、BPS
G等のように２種類以上の多層酸化膜を用いれば、それ
ぞれの酸化膜の濃度の違いからなウエットエッチングに
より多層膜断面の凹凸を増やすことができストレージノ
ードの表面積を大きくできる。
とPSGの２種類の多層酸化膜を用いたが、NSG、PSG、BPS
G等のように２種類以上の多層酸化膜を用いれば、それ
ぞれの酸化膜の濃度の違いからなウエットエッチングに
より多層膜断面の凹凸を増やすことができストレージノ
ードの表面積を大きくできる。
本発明の第２の実施例を工程断面図第３図をもとに説
明する。
明する。
第１の実施例では、NSG、PSG,NSGの三層の多層膜の断
面に凹凸を形成してこれを利用したが、本発明では、多
層膜を何層重ねても膜の堆積工程が増えるだけで、その
ほかの工程は全く変えることなく実施することが出来
る。例えば、NSG、PSG、NSG、PSG、NSG、PSG、NSGとい
う７層の多層膜を堆積した場合、第１の実施例と全く同
じ工程で第３図に示すような構造を形成できる。この場
合多層膜の凹凸がさらに増えて、ストレージノード内の
突起は三つになるため、第１の実施例と平面を占める面
積は同じでもストレージノードの表面積は大幅に増大す
る。第３図（ａ）にストレージノード形成後にビット線
を形成したメモリーセル断面図を、第３図（ｂ）にビッ
ト線形成後にストレージノードを形成したメモリーセル
の断面図を示す。
面に凹凸を形成してこれを利用したが、本発明では、多
層膜を何層重ねても膜の堆積工程が増えるだけで、その
ほかの工程は全く変えることなく実施することが出来
る。例えば、NSG、PSG、NSG、PSG、NSG、PSG、NSGとい
う７層の多層膜を堆積した場合、第１の実施例と全く同
じ工程で第３図に示すような構造を形成できる。この場
合多層膜の凹凸がさらに増えて、ストレージノード内の
突起は三つになるため、第１の実施例と平面を占める面
積は同じでもストレージノードの表面積は大幅に増大す
る。第３図（ａ）にストレージノード形成後にビット線
を形成したメモリーセル断面図を、第３図（ｂ）にビッ
ト線形成後にストレージノードを形成したメモリーセル
の断面図を示す。
なお、ストレージノード内の突起数を増やすための必
要な工程数を、従来技術と本発明とで比較した図を第５
図に示す。なおここでの工程数とは、ストレージノード
コンタクトの開口から、ストレージノードの形成が完了
するま名での工程数である。本発明１とは本発明の内酸
化珪素膜の多層膜の堆積工程を一層毎に分けて行った場
合、本発明２とは、上記多層膜の堆積工程を不純物ガス
の流量と圧力調整のみで制御して一回の堆積工程で行っ
たものである。従来法がストレージノード内の突起数を
増やすにしたがって工程数も増加するのに対して、本発
明は工程数はほとんど増加しないことがわかる。
要な工程数を、従来技術と本発明とで比較した図を第５
図に示す。なおここでの工程数とは、ストレージノード
コンタクトの開口から、ストレージノードの形成が完了
するま名での工程数である。本発明１とは本発明の内酸
化珪素膜の多層膜の堆積工程を一層毎に分けて行った場
合、本発明２とは、上記多層膜の堆積工程を不純物ガス
の流量と圧力調整のみで制御して一回の堆積工程で行っ
たものである。従来法がストレージノード内の突起数を
増やすにしたがって工程数も増加するのに対して、本発
明は工程数はほとんど増加しないことがわかる。
本発明の第３の実施例を工程断面図第４図をもとに説
明する。
明する。
第１の実施例では、第二のポリシリコン10の膜厚を10
0nmと厚くしたが、この第二のポリシリコン10の膜厚をP
SG膜厚８の二分の一以下にすることによって第４図
（ａ）にしめすよにPSG8の凹部にさらにポリシリコンの
ひだができる。以下第１の実施例にしたがって工程を進
めると、第４図（ｂ）に示すようにさらに表面積の大き
なストレージノード11が形成される。
0nmと厚くしたが、この第二のポリシリコン10の膜厚をP
SG膜厚８の二分の一以下にすることによって第４図
（ａ）にしめすよにPSG8の凹部にさらにポリシリコンの
ひだができる。以下第１の実施例にしたがって工程を進
めると、第４図（ｂ）に示すようにさらに表面積の大き
なストレージノード11が形成される。
なお、上記の第１、第２及び第３の実施例では、ほと
んど不純物を含まない酸化珪素膜としてNSGを、不純物
を含む酸化珪素膜としてPSGを用いているが、他に、ほ
とんど不純物を含まない酸化珪素膜として、SiO2、HTO
などを、不純物を含む酸化珪素膜としてBPSG等を用いて
もよい。
んど不純物を含まない酸化珪素膜としてNSGを、不純物
を含む酸化珪素膜としてPSGを用いているが、他に、ほ
とんど不純物を含まない酸化珪素膜として、SiO2、HTO
などを、不純物を含む酸化珪素膜としてBPSG等を用いて
もよい。
本発明の第４の実施例を工程断面図第６図を元に説明
する。
する。
第６図（ａ）に示すごとくｐ型シリコン基板１上にス
イッチングトランジスタのゲートを兼ねるワード線２を
形成し,n＋の活性領域19を形成してスイッチングトラン
ジスタ50を形成する。その上から第６図（ｂ）に示すご
とく層間絶縁膜３を堆積し、更にその上にエッチングレ
ートの異なる酸化珪素膜として第１のPSG20、第１のNSG
21、第２のPSG22、第２のNSGを連続して堆積する。この
時の堆積条件は、まずSiH4:40sccm、O2:500sccm、PH3:5
sccm、温度400度でPSGを堆積後、PH3を止めてNSGを堆積
し再びPH3を流してPSG、PH3を止めてNSGを堆積する一連
の連続工程で堆積する。上記工程により堆積された酸化
珪素膜の多層膜上にフォトリソ工程によりレジストパタ
ーン16を形成する。第６図（ｃ）に示す如くレジストパ
ターン16をマスクとして前記多層膜を異方性エッチング
し、スイッチングトランジスタ50のｎ＋活性領域19に達
するコンタクト項18を開口する。次に上記工程で露出し
た酸化珪素膜の多層膜の断面をHFとH2Oの1:50の混合液
で60秒エッチングすると第６図（ｄ）に示すごとく酸化
珪素膜の多層膜断面に大きな凹凸が形成される。しかる
後にｎ＋ポリシリコンをスイッチングトランジスタ50の
活性領域19に接するように堆積し、第６図（ｅ）に示す
ごとくレジストパターン17をマスクとしてストレージノ
ード11をパターニングする。
イッチングトランジスタのゲートを兼ねるワード線２を
形成し,n＋の活性領域19を形成してスイッチングトラン
ジスタ50を形成する。その上から第６図（ｂ）に示すご
とく層間絶縁膜３を堆積し、更にその上にエッチングレ
ートの異なる酸化珪素膜として第１のPSG20、第１のNSG
21、第２のPSG22、第２のNSGを連続して堆積する。この
時の堆積条件は、まずSiH4:40sccm、O2:500sccm、PH3:5
sccm、温度400度でPSGを堆積後、PH3を止めてNSGを堆積
し再びPH3を流してPSG、PH3を止めてNSGを堆積する一連
の連続工程で堆積する。上記工程により堆積された酸化
珪素膜の多層膜上にフォトリソ工程によりレジストパタ
ーン16を形成する。第６図（ｃ）に示す如くレジストパ
ターン16をマスクとして前記多層膜を異方性エッチング
し、スイッチングトランジスタ50のｎ＋活性領域19に達
するコンタクト項18を開口する。次に上記工程で露出し
た酸化珪素膜の多層膜の断面をHFとH2Oの1:50の混合液
で60秒エッチングすると第６図（ｄ）に示すごとく酸化
珪素膜の多層膜断面に大きな凹凸が形成される。しかる
後にｎ＋ポリシリコンをスイッチングトランジスタ50の
活性領域19に接するように堆積し、第６図（ｅ）に示す
ごとくレジストパターン17をマスクとしてストレージノ
ード11をパターニングする。
その後、第６図（ｆ）に示すごとくウエットエッチン
グで第１のPSG20、第１のNSG21、第２のPSG22、第２のN
SG23を除去したあと続いてレジストパターン17を除去
し、ストレージノード11を表面に容量絶縁膜12を形成し
容量絶縁膜12を介してセルプレート13を形成した後、ビ
ット線を形成するものである。
グで第１のPSG20、第１のNSG21、第２のPSG22、第２のN
SG23を除去したあと続いてレジストパターン17を除去
し、ストレージノード11を表面に容量絶縁膜12を形成し
容量絶縁膜12を介してセルプレート13を形成した後、ビ
ット線を形成するものである。
本発明の第５の実施例を工程断面図第７図をもとに説
明する。
明する。
第７図（ａ）に示すごとくｐ型シリコン基板１上にス
イッチングトランジスタのゲートを兼ねるワード線２を
形成し,n＋の活性領域19を形成してスイッチングトラン
ジスタ50を形成する。次に第７図（ｂ）のごとくスイッ
チングトランジスタ50のｎ＋活性領域19に達するコンタ
クト孔18を開口する。その上から第７図（ｃ）に示すご
とく、不純物としてＰを含むポリシリコン25と不純物を
含まないポリシリコン26を連続してそれぞれ二層ずつ堆
積する。この時の堆積条件はまず、SiH4:500sccm、PH3:
1.2sccm、圧力120Pa、温度625度でＰを含むポリシリコ
ン25を堆積後、PH3を止めて圧力を50Paに設定して不純
物を含まないポリシリコン26を連続堆積する。更に再び
PH3を流して圧力を120Paに戻してＰを含むポリシリコン
25を堆積後、引続きPH3を止めて圧力を50Paに設定して
不純物を含まないポリシリコン26を堆積する。
イッチングトランジスタのゲートを兼ねるワード線２を
形成し,n＋の活性領域19を形成してスイッチングトラン
ジスタ50を形成する。次に第７図（ｂ）のごとくスイッ
チングトランジスタ50のｎ＋活性領域19に達するコンタ
クト孔18を開口する。その上から第７図（ｃ）に示すご
とく、不純物としてＰを含むポリシリコン25と不純物を
含まないポリシリコン26を連続してそれぞれ二層ずつ堆
積する。この時の堆積条件はまず、SiH4:500sccm、PH3:
1.2sccm、圧力120Pa、温度625度でＰを含むポリシリコ
ン25を堆積後、PH3を止めて圧力を50Paに設定して不純
物を含まないポリシリコン26を連続堆積する。更に再び
PH3を流して圧力を120Paに戻してＰを含むポリシリコン
25を堆積後、引続きPH3を止めて圧力を50Paに設定して
不純物を含まないポリシリコン26を堆積する。
上記のようにして堆積したポリシリコンの多層膜上に
フォトリソ工程によりレジストパターン31を形成する。
レジストパターン31をマスクとして前記ポリシリコンの
多層膜を異方性エッチングすると第７図（ｄ）に示すご
とく形状となる。この工程により露出したポリシリコン
多層膜の断面をHFとHNO3の1:400の混合液で30秒エッチ
ングすると第７図（ｅ）に示すごとくＰを含むポリシリ
コン25は不純物を含まないポリシリコン26よりもエッチ
ングレートが大きいため断面に凹凸が形成される。しか
る後に熱処理によりＰをポリシリコン全面に拡散させて
ストレージノード11を形成する。更に第７図（ｆ）に示
すごとくストレージノード表面に容量絶縁膜12を形成
し、この容量絶縁膜12を介してセルプレート13を形成し
た後、ビット線を形成してメモリーセルを完成させる。
フォトリソ工程によりレジストパターン31を形成する。
レジストパターン31をマスクとして前記ポリシリコンの
多層膜を異方性エッチングすると第７図（ｄ）に示すご
とく形状となる。この工程により露出したポリシリコン
多層膜の断面をHFとHNO3の1:400の混合液で30秒エッチ
ングすると第７図（ｅ）に示すごとくＰを含むポリシリ
コン25は不純物を含まないポリシリコン26よりもエッチ
ングレートが大きいため断面に凹凸が形成される。しか
る後に熱処理によりＰをポリシリコン全面に拡散させて
ストレージノード11を形成する。更に第７図（ｆ）に示
すごとくストレージノード表面に容量絶縁膜12を形成
し、この容量絶縁膜12を介してセルプレート13を形成し
た後、ビット線を形成してメモリーセルを完成させる。
尚、露出したポリシリコン多層膜断面のエッチングを
本実施例ではウエットエッチングで行ったが、弗素系ガ
スプラズマによる等方性のドライエッチングによっても
可能である。
本実施例ではウエットエッチングで行ったが、弗素系ガ
スプラズマによる等方性のドライエッチングによっても
可能である。
発明の効果 以上の説明から明らかなように本発明によると従来の
技術と比較してストレージノード形成に関して工程の大
幅な短縮が可能となった。また、酸化珪素膜の多層膜の
堆積を連続堆積の１工程で行えば、酸化珪素膜の多層膜
の積層数を何層に増やしても堆積工程が長くなるだけ
で、フォトリソ工程及びエッチング工程を増やすことな
く凹凸を増やすことが可能である。工程の増加を防止で
きることは即ちダストの発生を抑制できることであり、
半導体装置の歩留まりを高めることが可能である。
技術と比較してストレージノード形成に関して工程の大
幅な短縮が可能となった。また、酸化珪素膜の多層膜の
堆積を連続堆積の１工程で行えば、酸化珪素膜の多層膜
の積層数を何層に増やしても堆積工程が長くなるだけ
で、フォトリソ工程及びエッチング工程を増やすことな
く凹凸を増やすことが可能である。工程の増加を防止で
きることは即ちダストの発生を抑制できることであり、
半導体装置の歩留まりを高めることが可能である。
このように、本発明は従来技術と比較して大幅に工程
を短縮化でき、高い歩留まりを得られるという点で工業
的価値は極めて高い。
を短縮化でき、高い歩留まりを得られるという点で工業
的価値は極めて高い。
第１図及び第２図は本発明の第１の実施例を示す工程断
面図、第３図は本発明の第２の実施例を示す工程断面
図、第４図は本発明第３の実施例を示す工程断面図、第
５図はストレージノード内の突起数に対する工程数を示
す図、第６図は本発明第４の実施例を示す工程断面図、
第７図は本発明第５の実施例を示す工程断面図、第８図
は所定の不純物を含む酸化膜のエッチングレートを示す
図、第９図はP2O5を所定のパーセント濃度を含んだPSG
膜のエッチング速度の変化図、第10図及び第11図は従来
の方法を示す工程断面図である。 １……ｐ型シリコン基板、２……ワード線、３……層間
絶縁膜、４……Si3N4、５……第１のNSG、６……第１の
ｎ＋ポリシリコン膜、７……第２のNSG、８……PSG、９
……第３のNSG、10……第２のｎ＋ポリシリコン膜、11
……ストレージノード、12……容量絶縁膜、13……セル
プレート、14……ビット線、16,17……レジストパター
ン、18……コンタクト孔、19……ｎ＋拡散層、20……第
１のPSG、21……第１のNSG、22……第２のPSG、23……
第２のNSG、25……ｐを含むポリシリコン、26……不純
物を含まないポリシリコン、31……レジストパターン、
50……スイッチングトランジスタ。
面図、第３図は本発明の第２の実施例を示す工程断面
図、第４図は本発明第３の実施例を示す工程断面図、第
５図はストレージノード内の突起数に対する工程数を示
す図、第６図は本発明第４の実施例を示す工程断面図、
第７図は本発明第５の実施例を示す工程断面図、第８図
は所定の不純物を含む酸化膜のエッチングレートを示す
図、第９図はP2O5を所定のパーセント濃度を含んだPSG
膜のエッチング速度の変化図、第10図及び第11図は従来
の方法を示す工程断面図である。 １……ｐ型シリコン基板、２……ワード線、３……層間
絶縁膜、４……Si3N4、５……第１のNSG、６……第１の
ｎ＋ポリシリコン膜、７……第２のNSG、８……PSG、９
……第３のNSG、10……第２のｎ＋ポリシリコン膜、11
……ストレージノード、12……容量絶縁膜、13……セル
プレート、14……ビット線、16,17……レジストパター
ン、18……コンタクト孔、19……ｎ＋拡散層、20……第
１のPSG、21……第１のNSG、22……第２のPSG、23……
第２のNSG、25……ｐを含むポリシリコン、26……不純
物を含まないポリシリコン、31……レジストパターン、
50……スイッチングトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−265556（ＪＰ，Ａ) 特開 平１−147857（ＪＰ，Ａ) 特開 昭64−47067（ＪＰ，Ａ) 特開 昭63−313854（ＪＰ，Ａ)
Claims (10)
- 【請求項１】第１のエッチング条件に対するエッチング
レート差が、第２のエッチング条件に対するエッチング
レート差より小さい、２種類以上の層からなる多層膜を
形成する工程と、該第１のエッチング条件下で、該多層
膜をパターニングするための第１のエッチングを行う工
程と、該第２のエッチング条件下で、該多層膜の側面に
凹凸を形成するための第２のエッチングを行う工程と、
第３のエッチング条件に対して、該多層膜を構成する何
れの層のエッチングレートよりも低いエッチングレート
を有する導電膜を、該多層膜を覆うように形成する工程
と、該導電膜の所定の部分に該多層膜に達する開口部を
形成することにより、該多層膜の一部を露出させる工程
と、該第３のエッチング条件下で第３のエッチングを行
い、該導電膜を残しながら該多層膜を除去する工程とを
有する半導体装置の製造方法。 - 【請求項２】導電膜が多結晶シリコン膜であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】半導体基板上にスイッチングトランジスタ
を形成する工程と、該スイッチングトランジスタを覆う
層間絶縁膜を該半導体基板上に形成する工程と、該スイ
ッチングトランジスタの活性領域に達するコンタクトホ
ールを該層間絶縁膜に形成する工程と、一部が該コンタ
クトホールを介して該スイッチングトランジスタの該活
性領域に接触する第１の導電膜を、該層間絶縁膜上に形
成する工程と、該第１の導電膜上に、２種類以上の絶縁
層からなる多層膜を形成する工程と、該第１の導電膜の
表面が露出するまで、該多層膜所定の部分に対して第１
のエッチングを行う工程と、該多層膜の側面部に対して
第２のエッチングを行い、該側面部に凹凸を形成する工
程と、該多層膜の側面部を覆う第２の導電膜を形成する
工程と、第３のエッチングを行い、該多層膜を除去する
工程とを有する半導体装置の製造方法。 - 【請求項４】導電膜が多結晶シリコン膜であることを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】層間絶縁膜は、第３のエッチングに対して
エッチングされにくい特性を有するエッチングストップ
層を中間層として有する積層構造を有することを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項６】第１の導電膜上に、２種類以上の絶縁層か
らなる多層膜を形成する工程は、CVD法を用い、不純物
濃度の異なる２以上の絶縁層を連続的に堆積する工程で
あることを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項７】第１のエッチングは、異方性ドライエッチ
ングであり、第２のエッチングは、等方性エッチングで
あることを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項８】半導体基板上にスイッチングトランジスタ
を形成する工程と、該スイッチングトランジスタを覆う
層間絶縁膜を該半導体基板上に形成する工程と、該層間
絶縁膜上に、２種類以上の絶縁層からなる多層膜を形成
する工程と、第１のエッチングを行うことにより、該多
層膜及び該層間絶縁膜の所定部分をエッチングし、該ス
イッチングトランジスタの活性領域に達するコンタクト
ホールを該多層膜及び該層間絶縁膜に形成する工程と、
第２のエッチングを行うことにより、該多層膜及び該層
間絶縁膜の側面部をエッチングし、該側面部に凹凸を形
成する工程と、該多層膜の側面部を覆う導電膜を形成す
る工程と、第３のエッチングを行うことにより、該多層
膜を除去する工程とを有する半導体装置の製造方法。 - 【請求項９】層間絶縁膜上に、２種類以上の絶縁層から
なる多層膜を形成する工程は、CVD法を用い、不純物濃
度の異なる２以上の絶縁層を連続的に堆積する工程であ
ることを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１０】第１のエッチングは、異方性ドライエッ
チングであり、第２のエッチングは、等方性エッチング
であることを特徴とする請求項９記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298028A JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28681989 | 1989-11-01 | ||
| JP1-286821 | 1989-11-01 | ||
| JP1-286819 | 1989-11-01 | ||
| JP28682189 | 1989-11-01 | ||
| JP2298028A JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218663A JPH03218663A (ja) | 1991-09-26 |
| JP2523981B2 true JP2523981B2 (ja) | 1996-08-14 |
Family
ID=27337300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2298028A Expired - Lifetime JP2523981B2 (ja) | 1989-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504606B2 (ja) * | 1990-05-18 | 1996-06-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
| KR960006030A (ko) * | 1994-07-18 | 1996-02-23 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| JP2871543B2 (ja) * | 1995-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP2785766B2 (ja) * | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2921564B2 (ja) * | 1996-11-26 | 1999-07-19 | 台湾茂▲しい▼電子股▲ふん▼有限公司 | 単側に皺を有するケース型コンデンサの製造方法 |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| KR100323832B1 (ko) * | 1999-08-25 | 2002-02-07 | 윤종용 | 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073860B2 (ja) * | 1987-06-17 | 1995-01-18 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JP2642364B2 (ja) * | 1987-12-03 | 1997-08-20 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPS6447067A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Semiconductor storage device and manufacture thereof |
| JPH01265556A (ja) * | 1988-04-15 | 1989-10-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0316258A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-11-01 JP JP2298028A patent/JP2523981B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03218663A (ja) | 1991-09-26 |
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