JPH073860B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH073860B2 JPH073860B2 JP62149143A JP14914387A JPH073860B2 JP H073860 B2 JPH073860 B2 JP H073860B2 JP 62149143 A JP62149143 A JP 62149143A JP 14914387 A JP14914387 A JP 14914387A JP H073860 B2 JPH073860 B2 JP H073860B2
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- electrode
- forming
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- storage capacitor
- capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置に於いて、情報蓄積キャパシ
タの一構成要素である電極の全側周に表面積を増加させ
る為の溝を形成することに依り、該情報蓄積キャパシタ
に於ける平面的な面積の増加を招来することなく大容量
化することを可能にした。
タの一構成要素である電極の全側周に表面積を増加させ
る為の溝を形成することに依り、該情報蓄積キャパシタ
に於ける平面的な面積の増加を招来することなく大容量
化することを可能にした。
本発明は、スタックト・キャパシタを情報蓄積キャパシ
タとするメモリ・セルをもつ半導体記憶装置を製造する
方法の改良に関する。
タとするメモリ・セルをもつ半導体記憶装置を製造する
方法の改良に関する。
近年、ダイナミック・ランダム・アクセス・メモリ（dy
namic random access memory:DRAM）は16Mビットから64
Mビットのものを試作する段階にきている。この場合、
問題点は数多くあるが、その一つとして情報蓄積キャパ
シタを如何なる構造にするかがある。これに関しては、
常識化していることであるが、どのようにして平面的に
小型化し、しかも、大容量化するかが技術的課題であ
る。
namic random access memory:DRAM）は16Mビットから64
Mビットのものを試作する段階にきている。この場合、
問題点は数多くあるが、その一つとして情報蓄積キャパ
シタを如何なる構造にするかがある。これに関しては、
常識化していることであるが、どのようにして平面的に
小型化し、しかも、大容量化するかが技術的課題であ
る。
現在、その要求に応えるものとして、スタックト・キャ
パシタ型、或いは、トレンチ（trench）型が実現されて
いる。
パシタ型、或いは、トレンチ（trench）型が実現されて
いる。
第８図はスタックト・キャパシタ型の従来例を説明する
為のDRAMの要部切断側面図を表している。
為のDRAMの要部切断側面図を表している。
図に於いて、１はｐ型シリコン基板、２は二酸化シリコ
ン（SiO2）からなるフィールド絶縁膜、３及び３′はワ
ード線、４はn+型ビット線コンタクト領域、４′はキャ
パシタ・コンタクト領域、５は絶縁膜、６は多結晶シリ
コンからなり情報蓄積キャパシタを構成する一方の電
極、７は多結晶シリコンからなり情報蓄積キャパシタを
構成する他方の電極であるセル・プレート、８は一方の
電極６とセル・プレート７との間にあって情報蓄積キャ
パシタの誘電体になっている絶縁膜、９は絶縁膜、10は
アルミニウム（Al）からなるビット線をそれぞれ示して
いる。
ン（SiO2）からなるフィールド絶縁膜、３及び３′はワ
ード線、４はn+型ビット線コンタクト領域、４′はキャ
パシタ・コンタクト領域、５は絶縁膜、６は多結晶シリ
コンからなり情報蓄積キャパシタを構成する一方の電
極、７は多結晶シリコンからなり情報蓄積キャパシタを
構成する他方の電極であるセル・プレート、８は一方の
電極６とセル・プレート７との間にあって情報蓄積キャ
パシタの誘電体になっている絶縁膜、９は絶縁膜、10は
アルミニウム（Al）からなるビット線をそれぞれ示して
いる。
このDRAMに於いては、電極６、セル・プレート７、絶縁
膜８で情報蓄積キャパシタが構成されていて、電極６が
立体的な形状で曲成されている為、情報蓄積キャパシタ
の平面的な面積に対して30〜40〔％〕増しの容量が得ら
れ、DRAMを高集積化するには大変有効な手段であり、ま
た、実際に情報電荷を蓄積する部分に比較して接合を形
成しているキャパシタ・コンタクト領域４′が小さい、
即ち、空乏層の面積が小さい為、空乏層に取り込まれる
基板内少数キャリヤに依って発生するソフト・エラーの
現象が起こり難い旨の利点もある。
膜８で情報蓄積キャパシタが構成されていて、電極６が
立体的な形状で曲成されている為、情報蓄積キャパシタ
の平面的な面積に対して30〜40〔％〕増しの容量が得ら
れ、DRAMを高集積化するには大変有効な手段であり、ま
た、実際に情報電荷を蓄積する部分に比較して接合を形
成しているキャパシタ・コンタクト領域４′が小さい、
即ち、空乏層の面積が小さい為、空乏層に取り込まれる
基板内少数キャリヤに依って発生するソフト・エラーの
現象が起こり難い旨の利点もある。
トレンチ型の情報蓄積キャパシタは、云うまでもなく、
基板にトレンチを掘り、その内部に情報電荷を蓄積する
部分を形成するものであり、これも情報蓄積キャパシタ
を平面的に小型化し且つ大容量化する点では有力な手段
である。
基板にトレンチを掘り、その内部に情報電荷を蓄積する
部分を形成するものであり、これも情報蓄積キャパシタ
を平面的に小型化し且つ大容量化する点では有力な手段
である。
スタックト・キャパシタ形式を採る情報蓄積キャパシタ
については、前記したように、種々の利点がある。然し
ながら、DRAMの集積ビット数を前記のように飛躍的に増
加させる場合、情報蓄積キャパシタの平面的な面積は更
に小さく抑えることが要求される為、このままでは、そ
の蓄積容量の減少は回避できない。
については、前記したように、種々の利点がある。然し
ながら、DRAMの集積ビット数を前記のように飛躍的に増
加させる場合、情報蓄積キャパシタの平面的な面積は更
に小さく抑えることが要求される為、このままでは、そ
の蓄積容量の減少は回避できない。
これに対し、情報蓄積キャパシタの誘電体を構成する絶
縁膜８として誘電率が高いものを用いることは一つの解
決策であるが、例えば、酸化タンタル（Ta2O5）など、
従来から用いられてきたSiO2や窒化シリコン（Si3N4）
などと比較して誘電率が高いものはリーク電流が大きく
て、DRAMに用いるには問題がある。また、絶縁膜８とし
ては従来通りのSiO2やSi3N4を用い、電極６の上面に溝
を形成することで表面積を大きくし、容量を増加させる
ことも考えられているが、本来、この電極６の上面は小
さいものであるから、そこに凹凸を形成するとしても、
極めて小さな針穴を一つ開けたに過ぎない程度であり、
増加させ得る容量分は微々たるものである。
縁膜８として誘電率が高いものを用いることは一つの解
決策であるが、例えば、酸化タンタル（Ta2O5）など、
従来から用いられてきたSiO2や窒化シリコン（Si3N4）
などと比較して誘電率が高いものはリーク電流が大きく
て、DRAMに用いるには問題がある。また、絶縁膜８とし
ては従来通りのSiO2やSi3N4を用い、電極６の上面に溝
を形成することで表面積を大きくし、容量を増加させる
ことも考えられているが、本来、この電極６の上面は小
さいものであるから、そこに凹凸を形成するとしても、
極めて小さな針穴を一つ開けたに過ぎない程度であり、
増加させ得る容量分は微々たるものである。
また、トレンチ形式を採る情報蓄積キャパシタに於いて
は、前記のようにDRAMを高集積化する場合に、例えば16
Mビット級であれば、隣接する情報蓄積キャパシタの間
は単純に設計すると約0.5〔μｍ〕程度になってしま
う。このようになると、隣接する情報蓄積キャパシタ間
で干渉が起こり、例えば一方の情報蓄積キャパシタに蓄
積されていた電荷が、他方の情報蓄積キャパシタに電圧
が印加された際、そちら側に移ってしまい、情報が破壊
されてしまうようなことが起こる。
は、前記のようにDRAMを高集積化する場合に、例えば16
Mビット級であれば、隣接する情報蓄積キャパシタの間
は単純に設計すると約0.5〔μｍ〕程度になってしま
う。このようになると、隣接する情報蓄積キャパシタ間
で干渉が起こり、例えば一方の情報蓄積キャパシタに蓄
積されていた電荷が、他方の情報蓄積キャパシタに電圧
が印加された際、そちら側に移ってしまい、情報が破壊
されてしまうようなことが起こる。
本発明は、スタックト・キャパシタ型の情報蓄積キャパ
シタを形成する方法に簡単な改良を加え、特別な材料な
どを使用しなくても、平面的に小型化され、且つ、大容
量化されたものを得ようとする。
シタを形成する方法に簡単な改良を加え、特別な材料な
どを使用しなくても、平面的に小型化され、且つ、大容
量化されたものを得ようとする。
本発明では、スタックト・ヒャパシタ型の情報蓄積ヒャ
パシタに於ける一方の電極、即ち、セル・プレートと対
向する電極の周囲に溝を形成し、二重或いは三重など多
重をなす塔のような形状にすることで該電極に於ける平
面的な面積を大きくすることなく表面の面積を実効的に
増加させ、その結果、情報蓄積キャパシタの容量を大に
することを可能にしている。
パシタに於ける一方の電極、即ち、セル・プレートと対
向する電極の周囲に溝を形成し、二重或いは三重など多
重をなす塔のような形状にすることで該電極に於ける平
面的な面積を大きくすることなく表面の面積を実効的に
増加させ、その結果、情報蓄積キャパシタの容量を大に
することを可能にしている。
ところで、前記一方の電極は、所謂、積層構造の一種で
あって、従来から、積層構造をなす電極は種々試みられ
てはいる。然しながら、電極間を結ぶのにスルー・ホー
ルが必要で、それを形成する場合、位置合わせの為の余
裕を採らなければならないことから、メモリ・セルを小
型化できないなど、かえって綜合的には不利になってし
まうことが多い。
あって、従来から、積層構造をなす電極は種々試みられ
てはいる。然しながら、電極間を結ぶのにスルー・ホー
ルが必要で、それを形成する場合、位置合わせの為の余
裕を採らなければならないことから、メモリ・セルを小
型化できないなど、かえって綜合的には不利になってし
まうことが多い。
第１図は本発明の原理を説明する為の電極の要部斜面図
を表している。
を表している。
図に於いて、16は情報蓄積キャパシタに於ける一方の電
極、16Aは電極16を構成するノン・ドープ多結晶シリコ
ン膜、16Bは電極16を構成するn+型多結晶シリコン膜、1
6Cは電極16の周囲に形成された溝、L1及びL2は電極16に
於ける辺の長さ、L3は多結晶シリコン膜16Aの厚さ、L4
は多結晶シリコン膜16Bの厚さ、ｄは溝16Cの深さをそれ
ぞれ示している。
極、16Aは電極16を構成するノン・ドープ多結晶シリコ
ン膜、16Bは電極16を構成するn+型多結晶シリコン膜、1
6Cは電極16の周囲に形成された溝、L1及びL2は電極16に
於ける辺の長さ、L3は多結晶シリコン膜16Aの厚さ、L4
は多結晶シリコン膜16Bの厚さ、ｄは溝16Cの深さをそれ
ぞれ示している。
ここで、各部分の寸法を、 L1:1.2〔μｍ〕 L2:2.0〔μｍ〕 L3×２＋L4:0.5〔μｍ〕 とし、溝16Cを考えないとすると、電極16は1.2〔μｍ〕
×2.0〔μｍ〕×0.5〔μｍ〕の立方体となり、情報電荷
の蓄積に寄与する５面（下面は寄与しない）の表面積Ｓ
は、 Ｓ＝1.2×２＋（1.2×0.5＋２×0.5） ＝5.6〔μm2〕 であり、この電極16（溝16Cはなし）に、例えば、膜厚
が75〔Å〕、比誘電率が3.8である絶縁膜（誘電体膜）
を対応させると、情報蓄積キャパシタとしての容量は2
5.1〔fF）となる。
×2.0〔μｍ〕×0.5〔μｍ〕の立方体となり、情報電荷
の蓄積に寄与する５面（下面は寄与しない）の表面積Ｓ
は、 Ｓ＝1.2×２＋（1.2×0.5＋２×0.5） ＝5.6〔μm2〕 であり、この電極16（溝16Cはなし）に、例えば、膜厚
が75〔Å〕、比誘電率が3.8である絶縁膜（誘電体膜）
を対応させると、情報蓄積キャパシタとしての容量は2
5.1〔fF）となる。
ここに、L4:0.15〔μｍ〕、深さがｄである１本の溝16C
を形成し、図示された通りの形状をもつ電極16を考え
る。
を形成し、図示された通りの形状をもつ電極16を考え
る。
第２図は溝16Cの深さｄに対する蓄積容量の変化を示す
線図を表し、横軸には溝16Cの深さを、縦軸には蓄積容
量をそれぞれ採ってある。
線図を表し、横軸には溝16Cの深さを、縦軸には蓄積容
量をそれぞれ採ってある。
図から判るように、ｄ＝０、即ち、溝16Cがない場合の
容量25.1〔fF〕に対して、ｄ＝0.3〔μｍ〕の溝16Cを形
成した場合には、37.5〔fF〕となり、容量はｄ＝０の場
合と比較して149.4〔％〕となる。
容量25.1〔fF〕に対して、ｄ＝0.3〔μｍ〕の溝16Cを形
成した場合には、37.5〔fF〕となり、容量はｄ＝０の場
合と比較して149.4〔％〕となる。
図示例では、溝16Cは１本であるが、その数を増せば、
容量は更に増加することは明らかである。尚、その場
合、工程は複雑になることは止むを得ない。
容量は更に増加することは明らかである。尚、その場
合、工程は複雑になることは止むを得ない。
そこで、本発明に依る半導体記憶装置に於いては、基板
（例えばｐ型シリコン基板11）上にゲート絶縁膜及びワ
ード線であるゲート電極（例えばワード線13及び13′な
ど）及びソース領域とドレイン領域である対の不純物拡
散領域（例えばn+型ビット線コンタクト領域14及びn+型
キャパシタ・コンタクト領域14′）を含むMIS電界効果
トランジスタを形成する工程と、次いで、前記MIS電界
効果トランジスタを覆う絶縁膜（例えば層間絶縁膜15）
を形成する工程と、次いで、前記対になっている不純物
領域の少なくとも一方の上に在る前記絶縁膜に開口（例
えば開口15A）を形成する工程と、次いで、同じエッチ
ャントに対してエッチング・レートを異にする第一の導
電膜（例えばノンドープ多結晶シリコン膜16A）と第二
の導電膜（例えばn+型多結晶シリコン膜16B）とを交互
に積層して積層構造を形成する工程と、次いで、一回の
マスク工程に依って前記積層構造をパターニングして情
報蓄積キャパシタの一方の電極（例えば情報蓄積キャパ
シタの一方の電極16）を形成する工程と、次いで、エッ
チング・レートの差を利用して前記第一の導電膜或いは
前記第二の導電膜の何れか一方のサイド・エッチングを
行って前記一方の電極に於ける周囲に溝（例えば溝16
C）を形成する工程と、次いで、前記一方の電極を覆う
キャパシタ誘電体膜（例えばキャパシタ誘電体膜17）を
形成する工程と、次いで、前記キャパシタ誘電体膜に接
して情報蓄積キャパシタの他方の電極であるセル・プレ
ート（例えばセル・プレート18）を形成する工程とが含
まれてなることを特徴とする。
（例えばｐ型シリコン基板11）上にゲート絶縁膜及びワ
ード線であるゲート電極（例えばワード線13及び13′な
ど）及びソース領域とドレイン領域である対の不純物拡
散領域（例えばn+型ビット線コンタクト領域14及びn+型
キャパシタ・コンタクト領域14′）を含むMIS電界効果
トランジスタを形成する工程と、次いで、前記MIS電界
効果トランジスタを覆う絶縁膜（例えば層間絶縁膜15）
を形成する工程と、次いで、前記対になっている不純物
領域の少なくとも一方の上に在る前記絶縁膜に開口（例
えば開口15A）を形成する工程と、次いで、同じエッチ
ャントに対してエッチング・レートを異にする第一の導
電膜（例えばノンドープ多結晶シリコン膜16A）と第二
の導電膜（例えばn+型多結晶シリコン膜16B）とを交互
に積層して積層構造を形成する工程と、次いで、一回の
マスク工程に依って前記積層構造をパターニングして情
報蓄積キャパシタの一方の電極（例えば情報蓄積キャパ
シタの一方の電極16）を形成する工程と、次いで、エッ
チング・レートの差を利用して前記第一の導電膜或いは
前記第二の導電膜の何れか一方のサイド・エッチングを
行って前記一方の電極に於ける周囲に溝（例えば溝16
C）を形成する工程と、次いで、前記一方の電極を覆う
キャパシタ誘電体膜（例えばキャパシタ誘電体膜17）を
形成する工程と、次いで、前記キャパシタ誘電体膜に接
して情報蓄積キャパシタの他方の電極であるセル・プレ
ート（例えばセル・プレート18）を形成する工程とが含
まれてなることを特徴とする。
前記手段を採ることに依り、情報蓄積キャパシタは、平
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しては、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しては、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。
第３図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体記憶装置を表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。
要所に於ける半導体記憶装置を表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。
第３図参照 （１）通常の技術を適用することに依り、ｐ型シリコン
基板11にｎチャネルMIS電界効果トランジスタを形成す
る。尚、図に於いて、12はフィールド絶縁膜、13及び1
3′はワード線、14はn+型ビット線コンタクト領域、1
4′はn+型キャパシタ・コンタクト領域、15は層間絶縁
膜、15Aは開口をそれぞれ示している。
基板11にｎチャネルMIS電界効果トランジスタを形成す
る。尚、図に於いて、12はフィールド絶縁膜、13及び1
3′はワード線、14はn+型ビット線コンタクト領域、1
4′はn+型キャパシタ・コンタクト領域、15は層間絶縁
膜、15Aは開口をそれぞれ示している。
第４図参照 （２）プラズマ化学気相堆積（plasma chemical vapor
deposition:プラズマCVD）技術を適用することに依り、
厚さ例えば1000〔Å〕程度のノン・ドープ多結晶シリコ
ン膜16Aを形成し、それに引き続いて砒素（As）を高濃
度にドーピングしたn+型多結晶シリコン膜16Bを形成
し、この後、これを繰り返して合計５層の多結晶シリコ
ン膜を形成する。従って、最上層はノン・ドープ多結晶
シリコン膜16Aになる。
deposition:プラズマCVD）技術を適用することに依り、
厚さ例えば1000〔Å〕程度のノン・ドープ多結晶シリコ
ン膜16Aを形成し、それに引き続いて砒素（As）を高濃
度にドーピングしたn+型多結晶シリコン膜16Bを形成
し、この後、これを繰り返して合計５層の多結晶シリコ
ン膜を形成する。従って、最上層はノン・ドープ多結晶
シリコン膜16Aになる。
ここでプラズマCVD技術を適用した理由は、低温（500〜
600〔℃〕）で多結晶シリコンを成長させ得ることに依
る。これは、成長工程中にn+型多結晶シリコン膜16Bか
らAsが熱拡散することを防止する為である。尚、必要あ
れば、ノン・ドープ多結晶シリコン膜16Bには極低い濃
度で硼素（Ｂ）をドーピングしp-型にしても良い。ま
た、この他の手段としては、紫外光を照射しながらCVD
を行う、所謂、光CVD技術があり、これを適用すると、
紫外光のエネルギでモノシラン（SiH4）・ガスの分解が
促進され、矢張り低温でのCVDが可能である。
600〔℃〕）で多結晶シリコンを成長させ得ることに依
る。これは、成長工程中にn+型多結晶シリコン膜16Bか
らAsが熱拡散することを防止する為である。尚、必要あ
れば、ノン・ドープ多結晶シリコン膜16Bには極低い濃
度で硼素（Ｂ）をドーピングしp-型にしても良い。ま
た、この他の手段としては、紫外光を照射しながらCVD
を行う、所謂、光CVD技術があり、これを適用すると、
紫外光のエネルギでモノシラン（SiH4）・ガスの分解が
促進され、矢張り低温でのCVDが可能である。
第５図参照 （３）通常のフォト・リソグラフィ技術を適用すること
に依り、多層構造になっている多結晶シリコン膜16A及
び16Bを情報蓄積キャパシタに必要とされる大きさにパ
ターニングし、該情報蓄積キャパシタの一方の電極16を
形成する。
に依り、多層構造になっている多結晶シリコン膜16A及
び16Bを情報蓄積キャパシタに必要とされる大きさにパ
ターニングし、該情報蓄積キャパシタの一方の電極16を
形成する。
第６図参照 （４）例えばHF及びHNO3を含む混合液中に浸漬すると、
Asを含有しているn+型多結晶シリコン膜16Bのみが選択
的にエッチングされる。
Asを含有しているn+型多結晶シリコン膜16Bのみが選択
的にエッチングされる。
このエッチングは全周に亙り行われ、その結果、電極16
の周囲には溝16Cが形成される。
の周囲には溝16Cが形成される。
この溝16Cは、浅くても、電極16の全周に亙って形成さ
れるので、電極16に於ける表面積の増大に対する寄与は
大きい。
れるので、電極16に於ける表面積の増大に対する寄与は
大きい。
（５）例えば気相拡散法を適用することに依り、溝16C
が形成された電極16全体に高濃度の燐を拡散してn+型化
する。
が形成された電極16全体に高濃度の燐を拡散してn+型化
する。
第７図参照 （６）熱酸化技術を適用することに依り、電極16の表面
に厚さ例えば20〔Å〕程度の極薄いSiO2膜を形成してか
ら、CVD技術を適用して厚さ例えば100〔Å〕程度のSi3N
4膜を形成する。尚、図に於いては、この両者を併せて
キャパシタ誘電体膜17として指示してある。
に厚さ例えば20〔Å〕程度の極薄いSiO2膜を形成してか
ら、CVD技術を適用して厚さ例えば100〔Å〕程度のSi3N
4膜を形成する。尚、図に於いては、この両者を併せて
キャパシタ誘電体膜17として指示してある。
次いで、酸化性雰囲気中で温度を例えば950〔℃〕程
度、時間を例えば30〔分〕程度とするアニールを行う。
度、時間を例えば30〔分〕程度とするアニールを行う。
（７）この後、CVD技術及びフォト・リソグラフィ技術
を適用することに依り、多結晶シリコンからなるセル・
プレート18を形成する。
を適用することに依り、多結晶シリコンからなるセル・
プレート18を形成する。
（８）同じくCVD技術及びフォト・リソグラフィ技術を
適用することに依り、絶縁膜19及び電極コンタクト窓を
形成する。
適用することに依り、絶縁膜19及び電極コンタクト窓を
形成する。
（９）真空蒸着法及びフォト・リソグラフィ技術を適用
することに依り、Alからなるビット線20を形成する。
することに依り、Alからなるビット線20を形成する。
このようにして製造されたDRAMに於ける情報蓄積キャパ
シタは、平面的な面積が小さく、しかも、大容量化され
ることは前記した説明の通りである。
シタは、平面的な面積が小さく、しかも、大容量化され
ることは前記した説明の通りである。
〔発明の効果〕 本発明に依る半導体記憶装置の製造方法に於いては、情
報蓄積キャパシタの一構成要素である電極の全側周に表
面積を増加させる為の溝を形成し、また、電極は一回の
リソグラフィで作製され、従って、表面側から基板側ま
で同一平面パターンをなしている。
報蓄積キャパシタの一構成要素である電極の全側周に表
面積を増加させる為の溝を形成し、また、電極は一回の
リソグラフィで作製され、従って、表面側から基板側ま
で同一平面パターンをなしている。
前記構成を採ることに依り、情報蓄積キャパシタは、平
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しては、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。更にまた、複数葉の層で構成された
電極は、ずれがない同一平面パターンをなしているか
ら、ビット線などを介在させる為の隣接電極との間の間
隔を広く採ったり、或いは、平面で見た専有面積の割り
には容量が小さいなどの問題は解消され、大容量の情報
蓄積キャパシタをもった高密度の半導体記憶装置を得る
ことができる。
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しては、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。更にまた、複数葉の層で構成された
電極は、ずれがない同一平面パターンをなしているか
ら、ビット線などを介在させる為の隣接電極との間の間
隔を広く採ったり、或いは、平面で見た専有面積の割り
には容量が小さいなどの問題は解消され、大容量の情報
蓄積キャパシタをもった高密度の半導体記憶装置を得る
ことができる。
第１図は本発明の原理を説明する為の電極の要部斜面
図、第２図は溝と蓄積容量との関係を説明する為の線
図、第３図乃至第７図は本発明一実施例を解説する為の
工程要所に於ける半導体記憶装置を表す要部切断側面
図、第８図は従来例の要部切断側面図をそれぞれ表して
いる。 図に於いて、11はシリコン基板、12はフィールド絶縁
膜、13及び13′はワード線、14はビット線コンタクト領
域、14′はキャパシタ・コンタクト領域、15は層間絶縁
膜、16は情報蓄積キャパシタに於ける一方の電極、16A
はノン・ドープ多結晶シリコン膜、16Bはn+型多結晶シ
リコン膜、17は誘電体膜、18はセル・プレート、19は絶
縁膜、20はビット線をそれぞれ示している。
図、第２図は溝と蓄積容量との関係を説明する為の線
図、第３図乃至第７図は本発明一実施例を解説する為の
工程要所に於ける半導体記憶装置を表す要部切断側面
図、第８図は従来例の要部切断側面図をそれぞれ表して
いる。 図に於いて、11はシリコン基板、12はフィールド絶縁
膜、13及び13′はワード線、14はビット線コンタクト領
域、14′はキャパシタ・コンタクト領域、15は層間絶縁
膜、16は情報蓄積キャパシタに於ける一方の電極、16A
はノン・ドープ多結晶シリコン膜、16Bはn+型多結晶シ
リコン膜、17は誘電体膜、18はセル・プレート、19は絶
縁膜、20はビット線をそれぞれ示している。
Claims (1)
- 【請求項１】基板上にゲート絶縁膜及びワード線である
ゲート電極及びソース領域とドレイン領域である対の不
純物拡散領域を含むMIS電界効果トランジスタを形成す
る工程と、 次いで、前記MIS電界効果トランジスタを覆う絶縁膜を
形成する工程と、 次いで、前記対になっている不純物領域の少なくとも一
方の上に在る前記絶縁膜に開口を形成する工程と、 次いで、同じエッチャントに対してエッチング・レート
を異にする第一の導電膜と第二の導電膜とを交互に積層
して積層構造を形成する工程と、 次いで、一回のマスク工程に依って前記積層構造をパタ
ーニングして情報蓄積キャパシタの一方の電極を形成す
る工程と、 次いで、エッチング・レートの差を利用して前記第一の
導電膜或いは前記第二の導電膜の何れか一方のサイド・
エッチングを行って前記一方の電極に於ける周囲に溝を
形成する工程と、 次いで、前記一方の電極を覆うキャパシタ誘電体膜を形
成する工程と、 次いで、前記キャパシタ誘電体膜に接して情報蓄積キャ
パシタの他方の電極であるセル・プレートを形成する工
程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149143A JPH073860B2 (ja) | 1987-06-17 | 1987-06-17 | 半導体記憶装置の製造方法 |
| DE3856528T DE3856528T2 (de) | 1987-06-17 | 1988-06-16 | Dynamisches Speicherbauteil mit wahlfreiem Zugriff und Verfahren zu seiner Herstellung |
| EP96114835A EP0750347B1 (en) | 1987-06-17 | 1988-06-16 | Dynamic random access memory device and method of producing the same |
| DE3856143T DE3856143T2 (de) | 1987-06-17 | 1988-06-16 | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| EP88109701A EP0295709B1 (en) | 1987-06-17 | 1988-06-16 | Method of producing a dynamic random access memory device |
| KR1019880007336A KR910002815B1 (ko) | 1987-06-17 | 1988-06-17 | 다이나믹 랜덤 액세스 메모리 장치 및 그의 제조방법 |
| US07/376,470 US5071783A (en) | 1987-06-17 | 1989-07-05 | Method of producing a dynamic random access memory device |
| US07/496,107 US4974040A (en) | 1987-06-17 | 1990-03-16 | Dynamic random access memory device and method of producing same |
| US07/561,424 US5021357A (en) | 1987-06-17 | 1990-08-01 | Method of making a dram cell with stacked capacitor |
| US08/329,056 US5650647A (en) | 1987-06-17 | 1994-10-26 | Dynamic random access memory device and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149143A JPH073860B2 (ja) | 1987-06-17 | 1987-06-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313854A JPS63313854A (ja) | 1988-12-21 |
| JPH073860B2 true JPH073860B2 (ja) | 1995-01-18 |
Family
ID=15468704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149143A Expired - Lifetime JPH073860B2 (ja) | 1987-06-17 | 1987-06-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073860B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| DE69020852T2 (de) * | 1989-10-26 | 1996-03-14 | Ibm | Dreidimensionale Halbleiterstrukturen geformt aus ebenen Schichten. |
| JP2523981B2 (ja) * | 1989-11-01 | 1996-08-14 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
-
1987
- 1987-06-17 JP JP62149143A patent/JPH073860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313854A (ja) | 1988-12-21 |
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| JPH0310235B2 (ja) |