JPH08250677A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPH08250677A
JPH08250677A JP7349062A JP34906295A JPH08250677A JP H08250677 A JPH08250677 A JP H08250677A JP 7349062 A JP7349062 A JP 7349062A JP 34906295 A JP34906295 A JP 34906295A JP H08250677 A JPH08250677 A JP H08250677A
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JP
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film
trench
conductive film
memory device
semiconductor memory
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JP7349062A
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English (en)
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Shoichi Iwasa
昇一 岩佐
Tomofune Tani
智船 谷
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

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Abstract

(57)【要約】 【課題】 ＤＲＡＭメモリセルの高さを低減し、且つ容
量を高める。 【解決手段】 トレンチ２の内面及び素子分離領域には
シールドゲート絶縁膜３を介してシールドゲート併合型
セルプレート電極４が形成され、シールドゲート併合型
セルプレート電極４に所定の電圧を印加することにより
キャパシタを構成するセルプレート電極として機能させ
る。また、シールドゲート併合型セルプレート電極４に
より素子分離領域に寄生チャネルが発生することを防止
することができ素子分離構造としての機能も果たすこと
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、素子分離がフィールド
シールド素子分離構造により行われるトレンチ型ＤＲＡ
Ｍ（Dynamic Random Access Memory）等に好適な半導体
記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】１トランジスタ・１キャパシタ型のＤＲ
ＡＭメモリセルとしては、キャパシタを半導体基板上で
はなく積層したポリシリコンなどの間に形成したスタッ
ク型ＤＲＡＭメモリセルと、半導体基板内に設けた溝
（トレンチ）の内面に沿ってキャパシタを形成したトレ
ンチ型メモリセル（Ｈ．Ｓｕｎａｍｉ，ｅｔ ａｌ，Ｉ
ＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．８０６−８０８，
Ｄｅｃ．１９８２およびＭ．Ｓａｋａｍｏｔｏ ｅｔ
ａｌ，“Ｂｕｒｉｅｄ Ｓｔｏｒａｇｅ Ｅｌｅｃｔｒ
ｏｄｅ （ＢＳＥ）Ｃｅｌｌ Ｆｏｒ Ｍｅｇａｂｉｔ
ＤＲＡＭｓ”，ＩＤＥＭ ８５，ｐｐ．７１０−７１
３，１９８５など）とがある。また、ＤＲＡＭメモリセ
ルにおける素子分離方式としては、トランジスタなどが
形成される素子形成領域（活性領域）をＬＯＣＯＳ（Lo
calized Oxidation of Silicon）構造により分離するＬ
ＯＣＯＳ素子分離方式と、素子分離領域に形成したシー
ルド電極により素子形成領域を分離するフィールドシー
ルド素子分離方式とがある。
【０００３】上記トレンチ型ＤＲＡＭメモリセルの集積
度を向上するために、電荷を蓄積するストレージノード
をトレンチ内部に設けることによってトレンチ間の間隔
を小さくすることが可能なＬＯＣＯＳ素子分離方式のい
わゆるリバーストレンチ型メモリセルが、Ｎ．Ｌｕ ｅ
ｔ ａｌ，“Ｔｈｅ ＳＰＴ Ｃｅｌｌ−Ａ ｎｅｗＳ
ｕｂｓｔｒａｔｅ−Ｐｌａｔｅ Ｔｒｅｎｃｈ Ｃｅｌ
ｌ Ｆｏｒ ＤＲＡＭｓ”，ＩＥＤＭ ８５，ｐｐ．７
７１−７７２，１８８５に開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＬＯＣＯＳ素子分離方式のリバーストレンチ型メモ
リセルでは、トレンチ・キャパシタは素子形成領域にお
ける半導体基板内に形成されるため大容量化が困難であ
るとともに、ＬＯＣＯＳ構造による素子分離領域を必要
とするため高集積化にも限界があるという問題がある。
【０００５】一方、フィールドシールド素子分離方式に
よるスタック型ＤＲＡＭの大容量化を図るために、キャ
パシタの下部電極の一部と素子分離用のシールド電極の
一部との間に誘電体膜を形成することが、特開平６−２
９１２７６号公報（対応米国特許出願番号０８／２１
８，９４７）に開示されている。しかしながら、このよ
うなフィールドシールド素子分離方式によるスタック型
ＤＲＡＭにおいては、スタックド・キャパシタ（Ｓｔａ
ｃｋｅｄ Ｃａｐａｃｉｔｏｒ）を用いているため、ト
レンチ・キャパシタを用いるトレンチ型ＤＲＡＭに比べ
て大容量化ができないという問題がある。
【０００６】本発明の目的は、フィールドシールド素子
分離方式によるトレンチ型ＤＲＡＭメモリセルの大容量
化および高集積化が図れる、半導体記憶装置およびその
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、２つの素子形成領域、および該２つの素子形成領域
の間に配置された素子分離領域を有する半導体基板と、
前記素子分離領域における前記半導体基板上に形成され
た、前記２つの素子形成領域を電気的に分離するシール
ド電極と、前記素子分離領域における前記半導体基板内
に形成されたトレンチ・キャパシタであって、トレン
チ、少なくとも該トレンチの内面を覆うように形成され
た第１の導電層、少なくとも前記トレンチ内の前記第１
の導電層上に形成された誘電体層、および少なくとも前
記トレンチ内の前記誘電体層上に形成された第２の導電
層を有する前記トレンチ・キャパシタとを含む半導体記
憶装置であって、前記シールド電極と前記第１の導電層
とが一つの層で形成されている。
【０００８】本発明の半導体記憶装置の製造方法は、２
つの素子形成領域、および該２つの素子形成領域の間に
配置された素子分離領域を有する半導体基板と、前記素
子分離領域における前記半導体基板上に形成された、前
記２つの素子形成領域を電気的に分離するシールド電極
と、前記素子分離領域における前記半導体基板内に形成
されたトレンチ・キャパシタであって、トレンチ少なく
とも該トレンチの内面を覆うように形成された第１の導
電層、少なくとも前記トレンチ内の前記第１の導電層上
に形成れさた誘電体層、および少なくとも前記トレンチ
内の前記誘電体層上に形成された第２の導電層を有する
前記トレンチ・キャパシタとを含む半導体記憶装置を製
造するための半導体記憶装置の製造方法であって、前記
シールド電極と前記第１の導電層とを一つの層で形成す
る工程を含む。
【０００９】
【発明の実施の形態】
（第１の実施形態）本発明の半導体記憶装置の第１の実
施形態によるリバース・トレンチ・キャパシタ型ＤＲＡ
Ｍでは、図１および図２に示すように、Ｐ型シリコン基
板１は、トランジスタが形成される素子形成領域３０
と、素子形成領域３０の両側に配置された素子分離領域
３１、３２とを有する。Ｐ型シリコン基板１の素子形成
領域３０には、ゲート電極９と、ドレインまたはソース
として機能する低濃度不純物拡散層１１および高濃度不
純物拡散層１５と、ソースまたはドレインとして機能す
る低濃度不純物拡散層１２および高濃度不純物拡散層１
６とをそれぞれ有する２つのトランジスタが、高濃度不
純物拡散層１６を共用する形で、並んで形成されてい
る。Ｐ型シリコン基板１の図示右側の素子分離領域３１
には、その内面に沿ってトレンチ・キャパシタが形成さ
れるトレンチ２が形成されているとともに、セルプレー
ト電極４が少なくともトレンチ２の内面を覆うように形
成されている。また、Ｐ型シリコン基板１の図示右側の
素子分離領域３１には、容量絶縁膜５が少なくともトレ
ンチ２内のセルプレート電極４上に形成されているとと
もに、ストレージ電極６が少なくともトレンチ２内の容
量絶縁膜５上に形成されている。ここで、セルプレート
電極４は、素子形成領域３０をその右隣の素子形成領域
（不図示）と電気的に分離するシールド電極として機能
するとともに、トレンチ・キャパシタの第１の導電層と
しても機能する。容量絶縁膜５は、トレンチ・キャパシ
タの誘電体層として機能する。ストレージ電極６は、ト
レンチ・キャパシタの第２の導電層として機能する。し
たがって、このリバース・トレンチ・キャパシタ型ＤＲ
ＡＭは、互いに隣り合う２つの素子形成領域を電気的に
分離するシールド電極とトレンチ・キャパシタの第１の
導電層とが一つの層で形成されている点を特徴の一つと
する。
【００１０】また、このリバース・トレンチ・キャパシ
タ型ＤＲＡＭでは、ストレージ電極６は、ストレージ、
コンタクト１４を介して、素子形成領域３０の図示右側
に形成されたトランジスタのソースまたはドレインとし
て機能する高濃度不純物拡散層１５と電気的に接続され
ている。したがって、このリバース・トレンチ・キャパ
シタ型ＤＲＡＭは、トレンチ・キャパシタのストレージ
電極６（すなわち、トレンチ・キャパシタの上部電極）
がトランジスタのソースまたはドレインと電気的に接続
されている点で、トレンチ・キャパシタの下部電極がト
ランジスタのソースまたはドレインと電気的に接続され
る従来のリバース・トレンチ・キャパシタ型ＤＲＡＭと
異なる。
【００１１】なお、素子形成領域３０の図示左側に形成
されたトランジスタ用のトレンチ・キャパシタは、図２
図示左側の素子分離領域３２におけるＰ型シリコン基板
１内に、上述したトレンチ・キャパシタと同様にして形
成されている。
【００１２】次に、本実施形態のリバース・トレンチ・
キャパシタ型ＤＲＡＭの構造について、図２を参照し
て、詳細に説明する。
【００１３】素子分離領域３１、３２のＰ型シリコン基
板１内にはトレンチ２が形成され、トレンチ２の内面及
び素子分離領域３１、３２にはシールドゲート絶縁膜３
を介してシールドゲート併合型セルプレート電極４が形
成されている。また、シールドゲート併合型セルプレー
ト電極４の上部には、シリコン酸化膜の間にシリコン窒
化膜を挟んだＯＮＯ構造の容量絶縁膜５を介してストレ
ージ電極６が形成され、ストレージ電極６の上部は第１
キャップ酸化膜７で覆われている。ここで、図１に示す
ように、ストレージ電極６は各メモリセル毎に分割さ
れ、その下方のシールドゲート併合型セルプレート電極
４を対向電極とするトレンチ・キャパシタが形成され
る。シールドゲート併合型セルプレート電極４により素
子分離された素子形成領域３０には、ゲート酸化膜８を
介してワード線を兼ねるゲート電極９が形成され、ゲー
ト電極９はその上部に形成された第２キャップ酸化膜１
０とその側壁に形成されたサイドウォール絶縁膜１３と
で覆われている。また、ゲート電極９の両側には、ＬＤ
Ｄ層となる低濃度不純物拡散層１１、１２を介して高濃
度不純物拡散層１５、１６が形成されている。図示右側
の高濃度不純物拡散層１５の表面上には、不純物の拡散
源として用いられる第１のパッド多結晶シリコン膜１８
が形成されている。ここで、第１のパッド多結晶シリコ
ン膜１８はビット線２１と平行な方向に延伸され、第１
キャップ酸化膜７に形成されたストレージコンタクト１
４を通して、各メモリセルに付随するストレージ電極６
と接続されている。
【００１４】一方、図示左側の高濃度不純物拡散層１６
は２つのゲート電極９で共有され、高濃度不純物拡散層
１６の表面上には、不純物の拡散源として用いられる第
２のパッド多結晶シリコン膜１７が形成されている。ま
た、図１に示すように、ビット線２１が、第２のパッド
多結晶シリコン膜１７上の第１層間絶縁膜１９を介して
ゲート電極９と直交する方向に形成されている。ビット
線２１は、第１層間絶縁膜１９に形成されたビットコン
タクト２０を介して第２のパッド多結晶シリコン膜１７
に接続されている。
【００１５】以上の構成において、シールドゲート併合
型セルプレート電極４は、例えば、１．６５Ｖ〔０．５
ＶCC（ここで、ＶCCは電源電圧）〕の電圧を印加するこ
とによりセルプレート電極として機能させることがで
き、シールドゲート併合型セルプレート電極４とストレ
ージ電極６との間で構成されるキャパシタにアクセスト
ランジスタを介して電荷を出し入れすることにより、情
報を記憶することができる。一方、シールドゲート併合
型セルプレート電極４に印加された電圧によりＰ型シリ
コン基板１の表面に寄生チャネルが発生する電圧（フィ
ールド閾値電圧）は、Ｐ型シリコン基板１の基板表面濃
度によって異なる。従って、Ｐ型シリコン基板１の基板
表面濃度を、例えば、１０16cm-2以上とすることにより
前記フィールド閾値電圧を２．０Ｖ以上とすることがで
き、シールドゲート併合型セルプレート電極４は素子分
離構造としての機能も果たすことができる。さらに、Ｏ
ＮＯ構造の容量絶縁膜５を間に挟んだシールドゲート併
合型セルプレート電極４とストレージ電極６とをトレン
チ２内にも形成しているので、メモリセルの高さを高く
することなくメモリセルの容量を容易に増加させること
ができる。
【００１６】次に、本発明の第１の実施形態による半導
体記憶装置の製造方法について、図１、図２に示したリ
バーストレンチキャパシタ型ＤＲＡＭを例にとって図３
〜図６を参照しながら説明する。
【００１７】まず、図３（ａ）に示すように、基板表面
濃度が１０16cm-2以上のＰ型シリコン基板１をＣＦ4 や
ＳＦ6 、或いはＣＣｌＦ4 などのフッ素を含む化合物を
用いて選択的にエッチングすることにより、穴径が０．
５μｍ程度で深さが３〜４μｍ程度のトレンチ２を形成
する。そして、化学気相成長法または熱酸化によりシー
ルドゲート絶縁膜（パッド酸化膜）３を形成した後、化
学気相成長法により燐や砒素などのＮ型不純物がドープ
された多結晶シリコン膜を形成し、素子形成領域３０と
なる部分をエッチングにより除去することによりシール
ドゲート併合型セルプレート電極４を形成する。
【００１８】次に、図３（ｂ）に示すように、化学気相
成長法により、シリコン窒化膜をシールドゲート併合型
セルプレート電極４上に堆積し、水蒸気雰囲気中で８５
０〜９００℃の温度で１５〜３０分程度の時間の熱処理
を行うことにより、ＯＮＯ構造の容量絶縁膜５を形成す
る。その後、化学気相成長法により、燐や砒素などのＮ
型不純物がドープされた多結晶シリコン膜６′及びシリ
コン酸化膜７′を順次堆積する。
【００１９】次に、図４（ａ）に示すように、素子形成
領域３０上のシリコン酸化膜７′、多結晶シリコン膜
６′、容量絶縁膜５及びシールドゲート絶縁膜３を除去
するとともに素子分離領域３１、３２上のシリコン酸化
膜７′、多結晶シリコン膜６′及び容量絶縁膜５を選択
的に除去することにより各メモリセル毎に多結晶シリコ
ン膜６′を分離し、図１に示すような形状を有するスト
レージ電極６と第１キャップ酸化膜７とを形成する。
【００２０】次に、図４（ｂ）に示すように、水蒸気雰
囲気中で７００〜８００℃の温度で１５〜３０分程度の
時間の熱処理を行うことにより、ゲート酸化膜８を素子
形成領域３０に形成した後、化学気相成長法によりＮ型
不純物がドープされた多結晶シリコン膜及びシリコン酸
化膜を堆積し、前記多結晶シリコン膜と前記シリコン酸
化膜とをパターニングすることにより、ワード線を兼ね
るゲート電極９及び第２キャップ酸化膜１０を形成す
る。
【００２１】次に、図５（ａ）に示すように、シールド
ゲート併合型セルプレート電極４、ストレージ電極６及
びゲート電極９をマスクとしてＮ型不純物を自己整合的
にイオン注入することにより、アクセストランジスタの
ＬＤＤ層となる低濃度Ｎ型不純物拡散層１１、１２を形
成する。この時、Ｎ型不純物として例えば燐を用いた場
合、エネルギーを５０〜７０ｋｅＶ、ドーズ量を１〜３
×１０13ｃｍ-2としてイオン注入を行う。その後、化学
気相成長法によりシリコン酸化膜を堆積し、前記シリコ
ン酸化膜のエッチバックを行うことにより、ゲート電極
９の側壁にサイドウォール絶縁膜１３を形成する。な
お、ゲート電極９の側壁にサイドウォール絶縁膜１３を
形成する時に、シールドゲート併合型セルプレート電極
４及びストレージ電極６の側壁にもサイドウォール絶縁
膜が形成される。
【００２２】次に、図５（ｂ）に示すように、フォトリ
ソグラフィー及びエッチング技術によりストレージ電極
６上の第１キャップ酸化膜７を選択的に除去し、ストレ
ージコンタクト１４を形成する。
【００２３】次に、図６（ａ）に示すように、化学気相
成長法により多結晶シリコン膜を堆積し、前記多結晶シ
リコン膜をパターニングすることにより、低濃度不純物
拡散層１２が形成されたＰ型シリコン基板１の表面を覆
う第２のパッド多結晶シリコン膜１７と、低濃度不純物
拡散層１１が形成されたＰ型シリコン基板１の表面を覆
うとともに、ビット線２１と平行な方向に延伸されてス
トレージコンタクト１４を通してストレージ電極６と接
続された第１のパッド多結晶シリコン膜１８とを形成す
る。そして、エネルギーが８０〜９０ｋｅＶ、ドーズ量
が１〜３×１０16ｃｍ-2の条件で砒素のイオン注入を行
うことにより、第２のパッド多結晶シリコン膜１７及び
第１のパッド多結晶シリコン膜１８にＮ型不純物を導入
する。なお、このイオン注入は、前記多結晶シリコン膜
をパターニングする前に行ってもよい。
【００２４】次に、図６（ｂ）に示すように、化学気相
成長法により燐及び硼素を含むシリコン酸化膜を堆積し
て第１層間絶縁膜１９（以下、「ＢＰＳＧ膜１９」）を
形成した後、８５０〜９００℃の熱処理を行うことによ
りＢＰＳＧ膜１９のリフロー平坦化を行うとともに、第
２のパッド多結晶シリコン膜１７及び第１のパッド多結
晶シリコン膜１８内のＮ型不純物をＰ型シリコン基板１
内に拡散させてアクセストランジスタのソース／ドレイ
ンとなる高濃度Ｎ型不純物拡散層１５、１６を形成す
る。そして、フォトリソグラフィー及びエッチング技術
により第２のパッド多結晶シリコン膜１７上のＢＰＳＧ
膜１９を選択的に除去することにより、ビットコンタク
ト２０を形成する。その後、スパッタ法によりアルミニ
ウムを堆積し、フォトリソグラフィー及びエッチング技
術によりパターニングを行ってビットコンタクト２０を
介して第２のパッド多結晶シリコン膜１７と接続された
ビット線２１を形成する。
【００２５】以上、本発明の第１の実施形態について説
明したが、本発明はこれに限定されることなく様々な変
更が可能である。例えば、図７に示すように、高濃度不
純物拡散層１５に接続するＮ型不純物拡散層２３をトレ
ンチ２及び素子分離領域３１、３２の表面に沿って各メ
モリセル毎に設けることにより、シールドゲート併合型
セルプレート電極４を対向電極とし、シールドゲート絶
縁膜３を容量絶縁膜とするキャパシタが形成され、各メ
モリセルの容量を増加することができる。
【００２６】このＮ型不純物拡散層２３の形成方法は、
半導体基板１にトレンチを形成した後、図１の斜線領域
Ａ以外の半導体基板１をレジスト（不図示）で覆った
後、イオン注入法により、レジスト（不図示）をマスク
にして斜線領域Ａ内のみの半導体基板１及びトレンチ２
内表面全体にＮ型不純物を注入する。その後、半導体基
板に熱処理を施し、Ｎ型不純物が注入された斜線領域Ａ
の半導体基板１及びトレンチ２内にＮ型不純物拡散層２
３を形成する。この斜線領域Ａは、少なくともトレンチ
２内表面全体を含む領域である。このＮ型不純物拡散層
２３は、低濃度不純物拡散層８又は高濃度の不純物拡散
層１５と接続できるように形成する。また、Ｎ型不純物
拡散層２３が、シールドゲート絶縁膜３を介してシール
ド電極４と対向するように形成する。
【００２７】なお、上述したＮ型不純物拡散層２３を形
成した後、前記レジスト（不図示）を除去した後、本発
明の第１の実施の形態による半導体記憶装置の製造方法
と同じ手順（図３（ａ）〜図６（ｂ）、図２）で行えば
図７のように半導体記憶装置を形成することができ
る。」
【００２８】また、容量絶縁膜５は、ＴａＯ5 膜やＢａ
ＴｉＯ3 膜又はＢａＴｉＯ3 膜などの高誘電体膜でもよ
く、ゲート電極９やビット線２１はタングステンやモリ
ブデンなどのシリサイド膜やポリサイド膜であってもよ
い。さらに、高濃度Ｎ型不純物拡散層１５、１６は、サ
イドウォール絶縁膜１３を形成した後、ゲート電極９と
サイドウォール絶縁膜１３とをマスクとしてイオン注入
により形成してもよい。
【００２９】第１の実施形態では、シールドゲート絶縁
膜３上にセルプレート電極４を形成したが、シールドゲ
ート絶縁膜３を形成しないで、直接トレンチ２内面を覆
うセルプレート電極４を形成してもよい。セルプレート
電極４が、半導体基板１の上に設けられ、ある電位に設
定することにより、半導体基板１表面に形成された相隣
る素子形成領域３０間を電気的に分離するための第１の
部分と、この第１の部分と電気的に接続し、前記半導体
基板１に前記第１の部分と同層で形成され、且つ、トレ
ンチ２の内面を少なくとも覆うように形成された第２の
部分とを有する導電性の膜であればよい。すなわち、シ
ールドゲート絶縁膜３を介してセルプレート電極４を形
成しなくとも電気的に素子形成領域３０間を分離するこ
とも可能である。
【００３０】また、第１の実施の形態では、半導体基板
１内にトレンチ２を形成したが、トレンチ２を半導体基
板１上に形成された層間絶縁膜（不図示）の所望位置
（素子分離領域３１、３２全体含む）にトレンチ２を形
成してもよい。その場合、素子分離領域３１、３２を含
む領域に形成されたトレンチ２の底面が前記半導体基板
１表面となるように形成し、トレンチ２の底面全体にシ
ールドゲート絶縁膜３を形成する。その後、シールドゲ
ート絶縁膜３上全体及びトレンチ２内表面を覆うセルプ
レート電極４を形成し、その後、セルプレート電極４上
に容量絶縁膜５を形成する。その後、容量絶縁膜５上に
ストレージ電極６を形成してもよい。半導体基板１表面
に形成された相隣る素子形成領域３０間を電気的に分離
する素子分離領域３１、３２は、シールドゲート絶縁膜
３を介してトレンチの底面である半導体基板１と対向す
るセルブレート電極４によって行う。なお、ストレージ
電極４は、素子形成領域に形成されたトランジスタのソ
ース・ドレインの一方と電気的に接続されている。
【００３１】（第２の実施形態）本発明の半導体記憶装
置の第２の実施形態によるリバース・トレンチ・キャパ
シタ型ＤＲＡＭでは、図８（ａ）および図８（ｂ）に示
すように、１つのＤＲＡＭメモリセルが、素子形成領域
５５０におけるＰ型シリコン記録媒体５１１内に形成さ
れたトランスファーゲートであるＭＯＳトランジスタ５
３０と、素子分離領域５５１、５５１におけるＰ型シリ
コン基板５１１内に形成されたトレンチ５０５の内面に
沿って形成されたトレンチ・キャパシタ５３２とから構
成されている。
【００３２】Ｐ型シリコン基板５１１は、表面濃度が１
×１０16ｃｍ-2以上のものである。ＭＯＳトランジスタ
５３０は、Ｐ型シリコン基板５１１上にゲート酸化膜５
１０を介して形成されたゲート電極（ワード線）５０３
と、Ｐ型シリコン基板５１１内の表面近傍部分に形成さ
れた、ゲート電極５０３下のチャネル部分を介して対向
するソースおよびドレインとして機能する一対の不純物
拡散層５０２ａ、５０２ｂとを有する。なお、一つの素
子形成領域５５０には、２つのＭＯＳトランジスタ５３
０が−不純物拡散層５０２ａを共用する形で、並んで形
成されている。不純物拡散層５０２ａは、層間絶縁膜で
あるＢＰＳＧ膜５１２に開孔されたビット・コンタクト
５０７においてビット線５０８に電気的に接続されてい
る。なお、ゲート電極（ワード線）５０３およびビット
機５０８はそれぞれ、多結晶シリコン膜とシリサイド層
とが積層されたポリサイド配線である。
【００３３】トレンチ・キャパシタ５３２は、多結晶シ
リコン膜からなるセルプレート電極５０１と、ＯＮＯ膜
からなる容量絶縁膜５１４と、多結晶シリコン膜からな
るストレージ電極５０６とから構成されている。すなわ
ち、トレンチ・キャパシタ５３２は、少なくともトレン
チ５０５の内面を覆うように形成されたパッド酸化膜５
１５上に形成されたセルプレート電極５０１と、少なく
ともトレンチ５０５内のセルプレート電極５０１上に形
成された容量絶縁膜５１４と、少なくともトレンチ５０
５内の容量絶縁膜５１４上にセルプレート電極５０１と
対向して形成されたストレージ電極５０６とから構成さ
れている。ストレージ電極５０６の側面に形成されたサ
イドウォール導電膜５１８は、多結晶シリコンからなる
とともに、リンがドープされているため導電性を有す
る。したがって、ストレージ電極５０６はサイドウォー
ル導電膜５１８を介してＭＯＳトランジスタ５３０の不
純物拡散層５０２ｂと電気的に接続されている。
【００３４】トレンチ・キャパシタ５３２は、電荷を蓄
積するストレージ電極５０６がトレンチ５０５の内部に
形成されるリバース・トレンチ型であるため、隣接する
トレンチ５０５間でリーク電流が発生することがほとん
どない。したがって、トレンチ５０５を互いに比較的接
近させて形成することができるため、集積度を向上させ
ることができる。
【００３５】トレンチ・キャパシタ５３２のセルプレー
ト電極５０１は、素子分離領域５５１、５５２における
トレンチ５０５の内面以外のＰ型シリコン基板５１１上
にもパッド酸化膜５１５を介して形成されており、素子
形成領域５５０を隣接する素子形成領域（不図示）と電
気的に分離する、フィールドシールド素子分離構造のシ
ールドプレート電極としても機能する。
【００３６】容量絶縁膜５１４が形成されていないセル
プレート電極５０１上には、シリコン酸化膜５０４が形
成されている。また、ストレージ電極５０６およびサイ
ドウォール導電膜５１８上には、キャップ酸化膜５１６
が形成されている。さらに、ビット線５０８上には、Ｂ
ＰＳＧ膜５１３が形成されており、ＢＰＳＧ膜５１３上
には、配線層５１７がパターン形成されている。
【００３７】本実施形態のリバース・トレンチ・キャパ
シタ型ＤＲＡＭでは、セルプレート電極５０１をパッド
酸化膜５１５を介してＰ型シリコン基板５１１上に形成
しているので、セルプレート電極５０１の電位をＰ型シ
リコン基板５１１の電位と独立に（１／２）ＶCC＝１．
６５［Ｖ］に制御することができる。したがって、容量
絶縁膜５１４に加わる電界強度を小さくすることができ
るため、容量絶縁膜５１４の耐久性を向上させることが
できるとともに、リーク電流の発生を大幅に抑制するこ
とができる。その結果、容量絶縁膜５１４の膜厚を小さ
くしてキャパシタ容量の増大を図ることができ、ひいて
はメモリセルの微細化を図ることができる。
【００３８】一般に、Ｐ型シリコン基板５１１の表面濃
度が１×１０15ｃｍ-2以上のときには、素子分離領域５
５１、５５２に寄生チャネルが生じるしきい値電圧は
２．０［Ｖ］以上である。したがって、本実施形態のリ
バース・トレンチ・キャパシタ型ＤＲＡＭでは、トレン
チ・キャパシタ５３２の一方の導電層として機能するセ
ルプレート電極５０１に１．６５［Ｖ］の電位が印加さ
れているので、素子分離領域５５１、５５２におけるＰ
型シリコン基板５１１の表面の導電型が反転せず、寄生
チャネルが生じることがない。すなわち、セルプレート
電極５０１は、フィールドシールド素子分離構造のシー
ルドプレート電極としても機能する。
【００３９】次に、本発明の第２の実施形態による半導
体記憶装置の製造方法について、図８（ａ）、８（ｂ）
に示したリバース・トレンチ・キャパシタ型ＤＲＡＭの
製造方法を例にとって図９〜図１１を参照しながら説明
する。
【００４０】まず、図９（ａ）に示すように、エッチン
グガスとしてフッ素を含む化合物を用い、Ｐ型シリコン
基板５１１に穴径０．５μｍで深さ４〜５μｍ程度のト
レンチ５０５を形成する。しかる後、トレンチ５０５の
内面を含むＰ型シリコン基板５１１の全面にパッド酸化
膜５１５を形成する。
【００４１】次に、図９（ｂ）に示すように、トレンチ
５０５の内面を含むＰ型シリコン基板５１１の全面に多
結晶シリコン膜をＣＶＤ法で形成した後、トレンチ５０
５を埋め込むようにしてＰ型シリコン基板５１１の全面
にシリコン酸化膜をＣＶＤ法で形成する。しかる後、こ
れらのシリコン酸化膜及び多結晶シリコン膜を、トレン
チ５０５内部及びシリコン基板５１１の素子分離領域５
５１、５５２上にのみ残存するようにパターニングし
て、セルプレート電極５０１及びシリコン酸化膜５０４
を形成する。
【００４２】次に、図９（ｃ）に示すように、図示省略
したフォトレジストのエッチングマスクを用い、隣接す
るトレンチ５０５間のセルプレート電極５０１上以外に
存在するシリコン酸化膜５０４とセルプレート電極５０
１に覆われていない部分のパッド酸化膜５１５とを、フ
ッ酸（ＨＦ）を含む希釈溶液によりウエットエッチング
で夫々除去する。
【００４３】次に、図９（ｄ）に示すように、Ｐ型シリ
コン基板５１１の全面にＣＶＤ法によって膜厚５ｎｍ程
度のシリコン窒化膜を形成し、さらに、スチーム雰囲気
で温度８５０〜９００℃、１５〜３０分間の熱処理を施
して、シリコン窒化膜上に熱酸化によりシリコン酸化膜
を形成する。これによって、自然酸化膜、シリコン窒化
膜及びシリコン酸化膜からなるＯＮＯ膜５１４’がＰ型
シリコン基板５１１の全面に形成される。
【００４４】次に、図１０（ａ）に示すように、ＯＮＯ
膜５１４’を介してセルプレート電極５０１と対向する
Ｎ型多結晶シリコン膜を、トレンチ５０５を埋め込むよ
うにＣＶＤ法によって形成した後、この多結晶シリコン
膜上にシリコン酸化膜５１６ａをやはりＣＶＤ法によっ
て形成する。しかる後、トレンチ５０５を埋め込む多結
晶シリコン膜、シリコン酸化膜５１６ａ及びＯＮＯ膜５
１４’を、トレンチ５０５及びその近傍にのみ残存する
ように異方性エッチングにより選択的に除去する。これ
によって、トレンチ５０５を埋め込む多結晶シリコン膜
がストレージ電極５０６の形状に加工されるとともに、
ＯＮＯ構造の容量絶縁膜５１４が形成される。
【００４５】次に、図１０（ｂ）に示すように、膜厚２
０ｎｍ程度のＮ型多結晶シリコン膜をＣＶＤ法によって
Ｐ型シリコン基板５１１の全面に形成した後、これを異
方性エッチングによりエッチバックすることによって、
ストレージ電極５０６の両側部にサイドウォール導電膜
５１８を形成する。このサイドウォール導電膜５１８は
ストレージ電極５０６と電気的に接続している。さら
に、スチーム雰囲気で温度７００〜８００℃、１５〜３
０分間の熱処理を施し、素子形成領域５５０のシリコン
基板５１１表面に熱酸化によりゲート酸化膜５１０を形
成するとともに、サイドウォール導電膜５１８およびス
トレージ電極５０６上にキャップ酸化膜５１６を形成す
る。この熱処理の際に、サイドウォール導電膜５１８中
のリンがシリコン基板５１１内に拡散し、シリコン基板
５１１内の表面近傍部分にＮ型の不純物拡散層５０２ｂ
が形成される。尚、ゲート酸化膜５１０は、上記熱処理
によって形成されたシリコン酸化膜の素子領域の部分を
一旦除去した後に、別の熱処理で形成してもよい。
【００４６】次に、図１１（ａ）に示すように、Ｐ型シ
リコン基板５１１の全面にＮ型多結晶シリコン膜及びシ
リサイド層を順次形成し、これをパターニングして、ポ
リサイドのゲート電極（ワード線）５０３を形成する。
このとき、ゲート電極５０３の一部がサイドウォール導
電膜５１８上及びストレージ電極５０６の端部上に延在
するようにパターニングする。
【００４７】次に、図１１（ｂ）に示すように、ゲート
電極５０３をマスクとして、加速電圧５０〜７０ｋｅ
Ｖ、３×１０15〜５×１０15ｃｍ-2程度のドーズ量でリ
ンをシリコン基板５１１にイオン注入する。これによっ
て、シリコン基板５１１の表面近傍部分にＮ型不純物拡
散層５０２ａが形成される。しかる後、常圧ＣＶＤ法に
よってＢＰＳＧ膜５１２をＰ型シリコン基板５１１の全
面に堆積し、温度８５０〜９００℃の熱処理を施して、
これをリフローさせ、表面を平坦化する。さらに、Ｎ型
不純物拡散層５０２ａに達するビットコンタクト５０７
をＢＰＳＧ膜５１２に開孔した後、スパッタリング及び
フォトリソグラフィによりＮ型不純物拡散層５０２ａと
接続するポリサイドのビット線５０８をパターン形成す
る。しかる後、ＢＰＳＧ膜５１３を形成し、さらに配線
層５１７をパターン形成する。
【００４８】本実施形態の製造方法においては、トレン
チ・キャパシタ５３２のストレージ電極５０６の側部に
形成したサイドウォール導電膜５１８からのリンの拡散
によってＭＯＳトランジスタ５３０の一方のＮ型不純物
拡散層５０２ｂを形成するので、ストレージ電極５０６
とＮ型不純物拡散層５０２ｂとを自己整合的に接続する
ことができる。従って、ストレージコンタクトのための
特別の設計上のマージンを設ける必要がなくなり、ひい
てはメモリセルのサイズをより微細化することができ
る。
【００４９】（第３の実施形態）本発明の半導体記憶装
置の第３の実施形態によるリバース・トレンチ・キャパ
シタ型ＤＲＡＭでは、図１２に示すように、素子分離領
域６０１におけるシリコン基板２１１内に形成されたト
レンチ２０５の内面が凹凸形状とされている点、トレン
チ２０５内におけるパッド酸化膜（シールドゲート酸化
膜）２１５の両面、多結晶シリコン膜からなるセルプレ
ート電極２０１の両面、ＯＮＯ構造の容量絶縁膜２１４
の両面およびストレージ電極として機能するパッド電極
２４７ｂの容量絶縁膜２１４側の面がそれぞれ凹凸形状
とされている点で、図８（ａ）および図８（ｂ）に示し
た本発明の半導体記憶装置の第２の実施形態によるリバ
ース・トレンチ・キャパシタ型ＤＲＡＭと大きく異な
る。これにより、本実施形態によるリバース・トレンチ
・キャパシタ型ＤＲＡＭでは、トレンチ・キャパシタ２
３２のキャパシタ容量を大きくすることができる。
【００５０】次に、本発明の第３の実施形態による半導
体記憶装置の製造方法について、図１２に示したリバー
ス・トレンチ・キャパシタ型ＤＲＡＭの製造方法を例に
とって図１３〜図１４を参照しながら説明する。
【００５１】まず、図１３（ａ）に示すように、エッチ
ングガスとしてフッ素を含む化合物を用い、素子分離領
域６０１におけるシリコン基板２１１内に、穴径０．５
μｍで深さ４〜５μｍ程度のトレンチ２０５を形成す
る。しかる後に、膜生成温度５７０〜５８０℃、ガス
（Ｎ2 ）圧力０．２Ｔｏｒｒ、ガス流量ＳｉＨ4 ２０
０ｓｃｃｍ程度、デポジット時間１５分間程度、デポジ
ット後の熱処理（膜生成温度と同じ温度条件）時間１５
分間程度の条件でＬＰＣＶＤ法により、トレンチ２０５
の内面に球形状の多結晶シリコン膜（粗面ポリシリコン
膜）を形成することにより（特開平７−８６４３４号公
報参照）、トレンチ２０５の表面を凹凸形状にする。
【００５２】次に、トレンチ２０５の内面を含むシリコ
ン基板２１１の全面に、酸化膜を形成する。このとき、
トレンチ２０５内の酸化膜の両面は、トレンチ２０５の
内面の凹凸形状に起因して、凹凸形状となる。その後、
この酸化膜上に、多結晶シリコン膜をＣＶＤ法で形成す
る。このとき、トレンチ２０５内の多結晶シリコン膜の
両面は、酸化膜の凹凸形状に起因して、凹凸形状とな
る。その後、トレンチ２０５を埋め込むようにして、シ
リコン基板２１１の全面に、シリコン酸化膜をＣＶＤ法
で形成する。その後、素子形成領域６００上の酸化膜、
多結晶シリコン膜およびシリコン酸化膜をパターニング
除去して、図１３（ｂ）に示すように、トレンチ２０５
の内面および素子分離領域６０１におけるシリコン基板
２１１上に、パッド酸化膜２１５、セルプレート電極２
０１およびシリコン酸化膜２０４を形成する。
【００５３】続いて、シリコン基板２１１の全面にシリ
コン酸化膜を一旦形成したのち、このシリコン酸化膜を
素子形成領域６００のシリコン基板２１１の表面が露出
するまでエッチングする。これにより、図１３（ｂ）に
示すように、パッド酸化膜２１５、セルプレート電極２
０１およびシリコン酸化膜２０４の側面に、サイドウォ
ール酸化膜２１８が形成される。これまでの工程によ
り、セルプレート電極２０１をシールドプレート電極と
するフィールドシールド素子分離構造が形成される。
【００５４】次に、図１３（ｃ）に示すように、フィー
ルドシールド素子分離構造で囲まれた素子形成領域６０
０のシリコン基板２１１上に、熱酸化法により膜厚１０
〜１５ｎｍ程度のゲート酸化膜２１０を形成する。しか
る後、ゲート酸化膜２１０上に、リンドープ多結晶シリ
コン膜からなる膜厚１００〜３００ｎｍ程度のゲート電
極２０３およびシリコン窒化膜からなる膜厚１００〜３
００ｎｍ程度のキャップ窒化膜２４１をパターン形成す
る。そして、シリコン基板２１１の全面に膜厚１００〜
３００ｎｍ程度のシリコン窒化膜をＣＶＤ法により一旦
形成した後、素子形成領域６００におけるシリコン基板
２１１の表面が露出するまでこのシリコン窒化膜をエッ
チングすることにより、キャップ窒化膜２４１およびゲ
ート電極２０３の側面にサイドウォール窒化膜２４２を
形成する。ここまでの工程により、ゲート電極２０３の
周囲がゲート酸化膜２１０、キャップ窒化膜２４１およ
びサイドウォール窒化膜２４２で被覆されたゲート電極
構造が形成される。なお、フィールドシールド素子分離
構造上に形成されたゲート電極構造は、隣接するメモリ
セルのものである。
【００５５】次に、図１３（ｄ）に示すように、トレン
チ２０５及びその近傍に開孔を有するフォトレジスト２
４３をフォトリソグラフィによりパターン形成する。し
かる後、フォトレジスト２４３をマスクとして異方性エ
ッチングを施すことにより、フォトレジスト２４３で被
覆されていない領域のシリコン酸化膜２０４及びサイド
ウォール酸化膜２１８を除去する。この結果、トレンチ
２０５及びその近傍でセルプレート電極２０１が露出す
る。このとき、キャップ窒化膜２４１およびサイドウォ
ール窒化膜２４２があるために、フィールドシールド素
子分離構造の上に形成されたゲート電極構造のゲート電
極２０３が露出するのを防止することができる。なお、
図示されてはいないが、トレンチ２０５及びその近傍以
外の領域には、サイドウォール酸化膜２１８が残存して
いる。
【００５６】次に、図１４（ａ）に示すように、フォト
レジスト２４３を除去した後、シリコン基板２１１の全
面にＣＶＤ法によって膜厚５ｎｍ程度のシリコン窒化膜
を形成し、さらに、スチーム雰囲気で温度８５０〜９０
０℃、１５〜３０分間の熱処理を施して、シリコン窒化
膜上に熱酸化によりシリコン酸化膜を形成する。これに
よって、自然酸化膜、シリコン窒化膜及びシリコン酸化
膜からなるＯＮＯ膜がシリコン基板２１１の全面に形成
される。しかる後、フォトレジスト２４４をシリコン基
板２１１の全面に塗布し、このフォトレジスト２４４
を、フォトリソグラフィにより、トレンチ２０５及びフ
ィールドシールド素子分離構造を被覆するパターンに加
工する。そして、フォトレジスト２４４をマスクとし
て、シリコン基板２１１の表面が露出するまでＯＮＯ膜
をエッチングすることにより、容量絶縁膜２１４を形成
する。
【００５７】次に、図１４（ｂ）に示すように、フォト
レジスト２４４を除去した後、トレンチ２０５の内部を
含むシリコン基板２１１の全面に多結晶シリコン膜を、
トレンチ２０５を埋め込むようにＣＶＤ法により形成す
る。この多結晶シリコン膜は、ゲート電極２０３の両側
で露出したシリコン基板２１１の表面と接触するととも
に、トレンチ２０５の内部において容量絶縁膜２１４を
介してセルプレート電極２０１と対向する。しかる後、
この多結晶シリコン膜にイオン注入によりリンをドープ
してから、所定形状にパターニングされたフォトレジス
ト（図示せず）をマスクとして異方性エッチングを施す
ことにより、この多結晶シリコン膜をメモリセル毎にキ
ャップ窒化膜２４１の上で分断されたパターンに加工す
る（図１５参照）。
【００５８】この結果、上記多結晶シリコン膜は、パタ
ーン形成されたパッド電極２４７ａ、２４７ｂとなる。
パッド電極２４７ｂは、トレンチ２０５の内部において
容量絶縁膜２１４を介してセルプレート電極２０１と対
向することにより、トレンチ・キャパシタ２３２のスト
レージ電極としても機能する。
【００５９】そして、このパッド電極２４７ａ、２４７
ｂにドープされたリンの熱拡散により、ゲート電極２０
３の両側のシリコン基板２１１の表面部には一対の不純
物拡散層２０２ａ、２０２ｂが形成される。ここまでの
工程により、ゲート酸化膜２１０を介して形成されたゲ
ート電極２０３と、ソース・ドレインとしての不純物拡
散層２０２ａ、２０２ｂとを有するＭＯＳトランジスタ
２３０が形成される。本実施形態では、パッド電極２４
７ａ、２４７ｂを形成することにより、比較的接合の浅
い不純物拡散層２０２ａ、２０２ｂを形成することがで
きるとともに、後述するコンタクト孔２０７などを形成
する際のマスク合わせ余裕を大きくとることができる。
【００６０】次に、図１４（ｃ）に示すように、常圧Ｃ
ＶＤ法によってＢＰＳＧ膜２１２をシリコン基板２１１
の全面に堆積し、温度８５０〜９００℃の熱処理を施し
て、これをリフローさせ、表面を平坦化する。さらに、
パッド電極２４７ａに達するコンタクト孔２０７をＢＰ
ＳＧ膜２１２に開孔した後、スパッタリング及びフォト
リソグラフィによりパッド電極２４７ａと接続されるポ
リサイドのビット線２０８をパターン形成する。しかる
後、ＢＰＳＧ膜２１３を形成し、さらに配線層２１７を
パターン形成してからパッシベーション膜２４９を形成
して本実施形態のＤＲＡＭを得る。
【００６１】本実施形態の製造方法においては、パッド
電極２４７ａ、２４７ｂを構成する多結晶シリコン膜を
形成する直前に、シリコン基板２１１と容量絶縁膜２４
１とを同時に露出させるようにしているため、パッド電
極２４７ｂがトレンチ・キャパシタ２３２のストレージ
電極を兼ねるようにすることができる。従って、ストレ
ージ電極とＭＯＳトランジスタのソース／ドレインとを
接続するために別の工程を行う必要なくなるとともに、
メモリセルの構造を簡略化することができる。
【００６２】トレンチ２０５の内面を凹凸形状にする他
の方法としては、特開平５−１６７０３５号公報に記載
のように、ＳｉＨ4 ガスを用いたＬＰＣＶＤ法によりト
レンチ２０５の内面にアモルファスシリコン膜を形成
し、しかる後、真空引きを行いながら５７０℃で１時間
熱処理を行うことにより、アモルファスシリコン膜の表
面での核生成及びマイグレーションによる結晶粒の成長
を誘起してアモルファスシリコン膜の表面に粗面ポリシ
リコン膜を形成する方法がある。
【００６３】トレンチ２０５の内面を凹凸形状にするさ
らに他の方法としては、特開平５−９０５２８号公報に
記載のように、シリコンからなる微小粒子を噴霧器など
を用いて分散させた後、この微小粒子を核として、ＣＶ
Ｄ法により多結晶シリコン膜を成長させる方法がある。
【００６４】トレンチ２０５の内面を凹凸形状にするさ
らにもう一つの他の方法としては、特開平５−３１５５
４３号公報に記載のように、流量２００ｓｃｃｍのＳｉ
Ｈ4ガスを用い、温度５５０℃、圧力１Ｔｏｒｒ、時間
３０分間の条件のＬＰＣＶＤ法によりアモルファスシリ
コン膜を形成し、基板温度を５５０℃に保って、反応ガ
ス供給を止め、窒素雰囲気で３０分間アニールして多結
晶となったＨＳＧシリコン（hemispherical-grain sili
con)を成長させる方法がある。
【００６５】以上のようにして製造されたリバース・ト
レンチ・キャパシタ型ＤＲＡＭは、図１２に示すよう
に、シリコン基板２１１とセルプレート電極２０１とが
パッド酸化膜２１５により電気的に絶縁されているた
め、セルプレート電極２０１の電位を、シリコン基板２
１１とは独立に、（１／２）ＶCC＝１．６５［Ｖ］に制
御することができる。したがって、容量絶縁膜２１４に
加わる電界強度を小さくすることができるので、容量絶
縁膜２１４の耐久性を向上させることができるととも
に、リーク電流の発生を大幅に制御することができる。
その結果、容量絶縁膜２１４の膜厚を小さくして、トレ
ンチ・キャパシタ２３２のキャパシタ容量の増大を図る
ことができ、ひいてはメモリセルの微細化を図ることが
できる。
【００６６】なお、図１２に示したキャップ窒化膜２４
１の代わりに、下層がシリコン酸化膜で上層がシリコン
窒化膜からなる２層構造のキャップ絶縁膜を形成するよ
うにしてもよい。このように、シリコン酸化膜を付加す
ることにより、ゲート電極２０３の絶縁性を高めること
ができる。
【００６７】（第４の実施形態）図１２に示したリバー
ス・トレンチ・キャパシタ型ＤＲＡＭでは、トレンチ２
０５の内面を凹凸形状とすることにより、トレンチ・キ
ャパシタ２３２のセルプレート電極２０１とストレージ
電極として機能するパッド電極２４７ｂとの実効的な対
向面積を増加させて、トレンチ・キャパシタ２３２のキ
ャパシタ容量の増加を図っている。しかし、トレンチ・
キャパシタ２３２のキャパシタ容量の増加を図るために
は、トレンチ２０５の内面を凹凸形状とすることは必ず
しも必要ではなく、図１６に示す本発明の半導体記憶装
置の第４の実施形態によるリバース・トレンチ・キャパ
シタ型ＤＲＡＭのように、トレンチ１２０５内における
セルプレート電極１２０１のトレンチ２０５の内面と反
対側の面、容量絶縁膜１２１４の両面およびパッド電極
１２４７ｂの容量絶縁膜１２１４側の面をそれぞれ凹凸
形状とするだけでもよい。
【００６８】次に、本発明の第４の実施形態による半導
体記憶装置の製造方法について、図１６に示したリバー
ス・トレンチ・キャパシタ型ＤＲＡＭの製造方法を例に
とって説明する。
【００６９】まず、シリコン基板１２１１をＣＦ4 やＳ
Ｆ6 あるいはＣＣｌＦ4 などのフッ素を含む化合物を用
いて選択的にエッチングすることにより、穴径０．５μ
ｍで深さ４〜５μｍ程度のトレンチ１２０５を形成す
る。その後、トレンチ１２０５の内面を含むシリコン基
板１２１１の全面に酸化膜を形成したのち、この酸化膜
上に多結晶シリコン膜をＣＶＤ法で形成する。その後、
膜生成温度５７０〜５８０℃、ガス（Ｎ2 ）圧力０．２
Ｔｏｒｒ、ガス流量ＳｉＨ4 ２００ｓｃｃｍ程度、デポ
ジット時間１５分間程度、デポジット後の熱処理（膜生
成温度と同じ温度条件）時間１５分間程度の条件で、Ｌ
ＰＣＶＤ法により、前記形成した多結晶シリコン膜の表
面に球状の多結晶シリコン膜（粗面ポリシリコン膜）を
形成することにより、前記形成した多結晶シリコン膜の
表面を凹凸形状にする。その後、前述した図１３（ｂ）
〜図１４（ｃ）に示したリバース・トレンチ・キャパシ
タ型ＤＲＡＭと同様の製造工程を行う。
【００７０】なお、多結晶シリコン膜の表面を凹凸形状
にする方法としては、前述した方法のほか、上述した特
開平５−１６７０３５号記載の方法、特開平５−９０５
２８号記載の方法または特開平５−３１５５４３号記載
の方法を用いてもよい。
【００７１】（第５の実施形態）本発明の半導体記憶装
置の第５の実施形態によるリバース・トレンチ・キャパ
シタ型ＤＲＡＭは、図１７に示すように、容量絶縁膜８
１４とパッド電極８４７ｂとの間に多結晶シリコン膜か
らなるストレージ電極８０６を形成することにより、製
造工程における容量絶縁膜８１４の劣化を防止した点
で、図１２に示した本発明の半導体記憶装置の第３の実
施形態によるリバース・トレンチ・キャパシタ型ＤＲＡ
Ｍと異なる。
【００７２】次に、本発明の第５の実施形態による半導
体記憶装置の製造方法について、図１７に示したリバー
ス・トレンチ・キャパシタ型ＤＲＡＭの製造方法を例に
とって図１８を参照して説明する。
【００７３】まず、図１３（ａ）〜図１３（ｄ）に示し
た工程と同様の工程により、素子分離領域９１１におけ
るシリコン基板８１１内のトレンチ８０５、パッド酸化
膜８１５、セルプレート電極８０１、シリコン酸化膜８
０４、ゲート酸化膜８１０、ゲート電極８０３、キャッ
プ窒化膜８４１およびサイドウォール窒化膜８４２をそ
れぞれ形成する。
【００７４】続いて、図１８（ａ）に示すように、フォ
トレジスト２４３（図１３（ｄ）参照）を除去したの
ち、トレンチ８０５の内部を含むシリコン基板８１１の
全面にＯＮＯ膜および多結晶シリコン膜を形成する。そ
の後、フォトレジスト（不図示）をマスクとして異方性
エッチングを施して、ＯＮＯ膜および多結晶シリコン膜
をトレンチ８０５の内面およびその近傍だけに残存する
パターンに加工することにより、トレンチ・キャパシタ
８３４のＯＮＯ膜からなる容量絶縁膜８１４と多結晶シ
リコン膜からなるストレージ電極８０６を形成する。す
なわち、前記パターン加工後の多結晶シリコン膜は、ト
レンチ８０５の内部において容量絶縁膜８１４を介して
セルプレート電極８０１と対向するトレンチ・キャパシ
タ８３４のストレージ電極８０６となる。なお、前記パ
ターン加工後では、素子形成領域９１０におけるゲート
電極８０３の両側のシリコン基板８１１の表面が露出す
る。
【００７５】次に、図１８（ｂ）に示すように、シリコ
ン基板８１１の全面に多結晶シリコン膜を形成する。こ
の多結晶シリコン膜は、ゲート電極８０３の両側で露出
したシリコン基板８１１の表面と接触するとともに、ス
トレージ電極８０６と接触する。しかる後、この多結晶
シリコン膜にイオン注入によりリンをドープしてから、
所定形状にパターニングされたフォトレジスト（図示せ
ず）をマスクとして異方性エッチングを施すことによ
り、この多結晶シリコン膜をメモリセル毎にキャップ窒
化膜８４１の上で分断されたパターンに加工する。
【００７６】この結果、上記多結晶シリコン膜は、パタ
ーン形成されたパッド電極８４７ａ、８４７ｂとなり、
パッド電極８４７ｂは、ストレージ電極８０６と電気的
に接続される。そして、このパッド電極８４７ａ、８４
７ｂにドープされたリンの熱拡散により、ゲート電極８
０３の両側のシリコン基板８１１の表面部には一対の不
純物拡散層８０２ａ、８０２ｂが形成される。ここまで
の工程により、ゲート酸化膜８１０を介して形成された
ゲート電極８０３と、ソース／ドレインとしての不純物
拡散層８０２ａ、８０２ｂとを有するＭＯＳトランジス
タ８３３が形成される。
【００７７】次に、図１８（ｃ）に示すように、常圧Ｃ
ＶＤ法によってＢＰＳＧ膜８１２をシリコン基板８１１
の全面に堆積し、温度８５０〜９００℃の熱処理を施し
て、これをリフローさせ、表面を平坦化する。さらに、
パッド電極８４７ａに達するコンタクト孔８０７をＢＰ
ＳＧ膜８１２に開孔した後、スパッタリング及びフォト
リソグラフィによりパッド電極８４７ａと接続されるポ
リサイドのビット線８０８をパターン形成する。しかる
後、ＢＰＳＧ膜８１３を形成し、さらに配線層８１７を
パターン形成してからパッシベーション膜８４９を形成
する。
【００７８】本実施形態では、上記第３の実施形態の図
１４（ａ）で説明したように、ＯＮＯ膜からなる容量絶
縁膜８１４とフォトレジストとが接触することがないた
め、容量絶縁膜８１４が劣化せず、キャパシタ８３４の
リーク電流を抑制することができ、信頼性の高いＤＲＡ
Ｍを形成することができる。
【００７９】以上の説明において、素子分離領域におけ
る半導体基板内に形成されるトレンチの形状は円筒形と
したが、他の形状であってもよい。
【００８０】（第６の実施形態）次に、本発明の第６の
実施形態による半導体記憶装置の製造方法について、リ
バーストレンチキャパシタ型ＤＲＡＭを例にとって図１
９〜図２２を参照しながら説明する。
【００８１】まず、図１９（ａ）に示すように、基板表
面濃度が１０16cm-2以上のＰ型シリコン基板１上に形成
された膜厚が４μｍの酸化膜などからなる層間絶縁膜Ｓ
をＣＦ4 などのフッ素を含む化合物を用いて選択的にエ
ッチングすることにより、穴径が０．５μｍ程度で深さ
が４μｍ程度のトレンチ２を形成する。エッチングは、
トレンチ２の底面がシリコン基板１となるまで行う。そ
して、化学気相成長法または熱酸化によりシールドゲー
ト絶縁膜（パッド酸化膜）３を形成した後、化学気相成
長法により燐や砒素などのＮ型不純物がドープされた多
結晶シリコン膜を形成し、素子形成領域３０となる部分
をエッチングにより除去することによりシールドゲート
併合型セルプレート電極４を形成する。
【００８２】次に、図１９（ｂ）に示すように、化学気
相成長法により、シリコン窒化膜をシールドゲート併合
型セルプレート電極４上に堆積し、水蒸気雰囲気中で８
５０〜９００℃の温度で１５〜３０分程度の時間の熱処
理を行うことにより、ＯＮＯ構造の容量絶縁膜５を形成
する。その後、化学気相成長法により、燐や砒素などの
Ｎ型不純物がドープされた多結晶シリコン膜６′及びシ
リコン酸化膜７′を順次堆積する。その後、素子分離領
域３１、３２上のみにレジスト膜Ｒｅを形成し、このレ
ジスト膜Ｒｅをマスクとして素子形成領域３０のシリコ
ン酸化膜７′、多結晶シリコン膜６′、容量絶縁膜５、
シールドゲート絶縁膜３、層間絶縁膜Ｓを順次エッチン
グする。エッチングは、素子形成領域３０の半導体基板
１が露出するまで行う。
【００８３】次に、図２０（ａ）に示すように、レジス
ト膜Ｒｅを除去した後、素子形成領域３０上のシリコン
酸化膜７′、多結晶シリコン膜６′、容量絶縁膜５及び
シールドゲート絶縁膜３を除去するとともに素子分離領
域３１、３２上のシリコン酸化膜７′、多結晶シリコン
膜６′及び容量絶縁膜５を選択的に除去することにより
各メモリセル毎に多結晶シリコン膜６′を分離し、図１
に示すような形状を有するストレージ電極６と第１キャ
ップ酸化膜７とを形成する。
【００８４】次に、図２０（ｂ）に示すように、水蒸気
雰囲気中で７００〜８００℃の温度で１５〜３０分程度
の時間の熱処理を行うことにより、ゲート酸化膜８を素
子形成領域３０に形成した後、化学気相成長法によりＮ
型不純物がドープされた多結晶シリコン膜及びシリコン
酸化膜を堆積し、前記多結晶シリコン膜と前記シリコン
酸化膜とをパターニングすることにより、ワード線を兼
ねるゲート電極９及び第２キャップ酸化膜１０を形成す
る。なお、このゲート酸化膜８を形成する際、素子形成
領域３０の溝の側壁のストレージ電極６は酸化される。
【００８５】次に、図２１（ａ）に示すように、シール
ドゲート併合型セルプレート電極４、ストレージ電極６
及びゲート電極９をマスクとしてＮ型不純物を自己整合
的にイオン注入することにより、アクセストランジスタ
のＬＤＤ層となる低濃度不純物拡散層１１、１２を形成
する。この時、Ｎ型不純物として例えば燐を用いた場
合、エネルギーを５０〜７０ｋｅＶ、ドーズ量を１〜３
×１０13ｃｍ-2としてイオン注入を行う。その後、化学
気相成長法によりシリコン酸化膜を堆積し、前記シリコ
ン酸化膜のエッチバックを行うことにより、ゲート電極
９の側壁にサイドウォール絶縁膜１３を形成する。な
お、ゲート電極９の側壁にサイドウォール絶縁膜１３を
形成する時に、シールドゲート併合型セルプレート電極
４及びストレージ電極６の側壁にもサイドウォール絶縁
膜が形成される。
【００８６】次に、図２１（ｂ）に示すように、フォト
リソグラフィー及びエッチング技術によりストレージ電
極６上の第１キャップ酸化膜７を選択的に除去し、スト
レージコンタクト１４を形成する。
【００８７】次に、図２２（ａ）に示すように、化学気
相成長法により多結晶シリコン膜を堆積し、前記多結晶
シリコン膜をパターニングすることにより、低濃度不純
物拡散層１２が形成されたＰ型シリコン基板１の表面を
覆う第２のパッド多結晶シリコン膜１７と、低濃度不純
物拡散層１１が形成されたＰ型シリコン基板１の表面を
覆うとともに、ビット線２１と平行方向に延伸されてス
トレージコンタクト１４を通してストレージ電極６と接
続された第１のパッド多結晶シリコン膜１８とを形成す
る。そして、エネルギーが８０〜９０ｋｅＶ、ドーズ量
が１〜３×１０16ｃｍ-2の条件で砒素のイオン注入を行
うことにより、第２のパッド多結晶シリコン膜１７及び
第１のパッド多結晶シリコン膜１８にＮ型不純物を導入
する。なお、このイオン注入は、前記多結晶シリコン膜
をパターニングする前に行ってもよい。
【００８８】次に、図２２（ｂ）に示すように、化学気
相成長法により燐及び硼素を含むシリコン酸化膜を堆積
して第１層間絶縁膜１９（以下、「ＢＰＳＧ膜１９」）
を形成した後、８５０〜９００℃の熱処理を行うことに
よりＢＰＳＧ膜１９のリフロー平坦化を行うとともに、
第２のパッド多結晶シリコン膜１７及び第１のパッド多
結晶シリコン膜１８内のＮ型不純物をＰ型シリコン基板
１内に拡散させてアクセストランジスタのソース／ドレ
インとなる高濃度Ｎ型不純物拡散層１５、１６を形成す
る。そして、フォトリソグラフィー及びエッチング技術
により第２のパッド多結晶シリコン膜１７上のＢＰＳＧ
膜１９を選択的に除去することにより、ビットコンタク
ト２０を形成する。その後、スパッタ法によりアルミニ
ウムを堆積し、フォトリソグラフィー及びエッチング技
術によりパターニングを行ってビットコンタクト２０を
介して第２のパッド多結晶シリコン膜１７と接続された
ビット線２１を形成する。その後、ビット線２１上を含
む半導体基板１上に層間絶縁膜２２を形成する。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
シールドゲート電極とセルプレート電極とを兼用するこ
とにより、メモリセルの高さを低減することができ、且
つメモリセルの容量を増加できる。
【００９０】以上説明したように、本発明によれば、フ
ィールドシールド素子分離構造のシールド電極（シール
ドゲート電極）とトレンチ・キャパシタのセルプレート
電極とを兼用することにより、半導体記憶装置の高集積
化が図れるとともに、トレンチ・キャパシタの大容量化
が図れる。
【００９１】また、アクセストランジスタの不純物拡散
層がこの不純物拡散層上に形成されたパッド導電膜から
の不純物の拡散により自己整合的に形成されるので、不
純物を導入するときの半導体基板への損傷を低減して、
浅い不純物拡散層を形成することができる。
【００９２】また、素子分離領域の半導体基板内にトレ
ンチを形成し、シールドゲート電極とセルプレート電極
とを兼用する第１の導電膜とストレージ電極とをトレン
チ内に埋め込むことにより、トレンチ内での素子分離特
性を良好に保つことができるとともに、メモリセルの高
さを増加させることなくメモリセルの容量を容易に制御
することができる。
【００９３】また、単一の導電層でシールドゲート電極
とセルプレート電極とを兼用することにより、ストレー
ジ電極上にセルプレート電極を形成する工程を省略する
ことができ、プロセスコストを削減することができる。
また、ビットコンタクトのアスペクト比を小さくするこ
とができ、配線を形成する時の信頼性を向上することが
できる。
【００９４】本発明の半導体記憶装置によれば、リバー
ストレンチ型セル構造のキャパシタのセルプレート電極
をシリコン基板とは別に構成して、そのセルプレート電
極の電位を、ＭＯＳトランジスタの基板部であるシリコ
ン基板とは独立に制御するので、そのセルプレート電極
の電位を例えば（１／２）ＶCCにすることにより、容量
絶縁膜に加わる電界強度を小さくすることができて、そ
の容量絶縁膜の耐久性を向上させることができるととも
にリーク電流を防止することができる。また、その結果
として、容量絶縁膜の膜厚を小さくしてセル容量を増大
させることも可能となり、メモリセルの微細化を図るこ
とができる。一方、電極面積が大きく且つトレンチを比
較的接近して形成することができるというリバーストレ
ンチ型セル構造の特長はそのまま生かすことができる。
【００９５】また、フィールドシールド素子分離構造を
採用し、そのフィールドシールド素子分離構造のシール
ドプレート電極と連続的にセルプレート電極を構成する
ので、セルプレート電極を形成する特別の工程が不要と
なり、製造工程上及びコスト的に有利である。
【００９６】さらに、本発明の半導体記憶装置の製造方
法によれば、キャパシタのストレージ電極である第２の
導電膜の側面に形成したサイドウォール導電膜からの不
純物の拡散によってＭＯＳトランジスタの一方の不純物
拡散層を形成するので、ストレージ電極とその不純物拡
散層とを自己整合的に接続することができ、ストレージ
コンタクトのために設計上特別のマージンを設ける必要
がなくなる。このため、メモリセル面積を縮小すること
が可能となり、高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるリバーストレン
チキャパシタ型ＤＲＡＭのレイアウトを示す概略平面図
である。
【図２】図１のI −I 線に沿って切断した概略断面図で
ある。
【図３】本発明の第１の実施形態によるリバーストレン
チキャパシタ型ＤＲＡＭの製造方法を工程順に示す概略
断面図である。
【図４】本発明の第１の実施形態によるリバーストレン
チキャパシタ型ＤＲＡＭの製造方法を工程順に示す概略
断面図である。
【図５】本発明の第１の実施形態によるリバーストレン
チキャパシタ型ＤＲＡＭの製造方法を工程順に示す概略
断面図である。
【図６】本発明の第１の実施形態によるリバーストレン
チキャパシタ型ＤＲＡＭの製造方法を工程順に示す概略
断面図である。
【図７】本発明の第１の実施形態の変形例による半導体
記憶装置の構造を示す概略断面図である。
【図８】本発明の第２の実施形態によるＤＲＡＭメモリ
セルの平面図及び断面図である。
【図９】本発明の第２の実施形態によるＤＲＡＭの製造
方法を工程順に示す断面図である。
【図１０】本発明の第２の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図１１】本発明の第２の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図１２】本発明の第３の実施形態によるＤＲＡＭメモ
リセルの断面図である。
【図１３】本発明の第３の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図１４】本発明の第３の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図１５】本発明の第３の実施形態によるＤＲＡＭメモ
リセルの平面図である。
【図１６】本発明の第４の実施形態によるＤＲＡＭメモ
リセルの断面図である。
【図１７】本発明の第５の実施形態によるＤＲＡＭメモ
リセルの断面図である。
【図１８】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図１９】本発明の第６の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図２０】本発明の第６の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図２１】本発明の第６の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【図２２】本発明の第６の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ トレンチ ３ パッド酸化膜（第１の絶縁膜） ４ シールドゲート併合型セルプレート電極（第１の導
電膜） ５ 容量絶縁膜（第２の絶縁膜） ６ ストレージ電極（第２の導電膜） ６′ 多結晶シリコン膜 ７ 第１キャップ酸化膜 ７′ シリコン酸化膜 ８ ゲート酸化膜 ９ ゲート電極（ワード線） １０ 第２キャップ酸化膜 １３ サイドウォール絶縁膜 １４ ストレージコンタクト １５、１６ 高濃度不純物拡散層 １７ 第２のパッド多結晶シリコン膜 １８ 第１のパッド多結晶シリコン膜 ２０ ビットコンタクト ２１ 導電層（ビット線） ２２ 第２層間絶縁膜（ＢＰＳＧ膜） ２３ Ｎ型不純物拡散層

Claims (75)

    【特許請求の範囲】
  1. 【請求項１】 ２つの素子形成領域、および該２つの素
    子形成領域の間に配置された素子分離領域を有する半導
    体基板と、 前記素子分離領域の前記半導体基板上に形成された、前
    記２つの素子形成領域を電気的に分離するシールド電極
    と、 前記素子分離領域の前記半導体基板内に形成されたトレ
    ンチ・キャパシタであって、トレンチ、少なくとも該ト
    レンチの内面を覆うように形成された第１の導電層、少
    なくとも前記トレンチ内の前記第１の導電層上に形成さ
    れた誘電体層、および少なくとも前記トレンチ内の前記
    誘電体層上に形成された第２の導電層を有する前記トレ
    ンチ・キャパシタとを含む半導体記憶装置であって、 前記シールド電極と前記第１の導電層とが一つの層で形
    成されていることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記素子形成領域の前記半導体基板内に
    形成された、一対の不純物拡散層を有するトランジスタ
    をさらに含み、 前記トレンチ・キャパシタの前記第２の導電層が前記ト
    ランジスタの前記一対の不純物拡散層の一方と電気的に
    接続されていることを特徴とする請求項１記載の半導体
    記憶装置。
  3. 【請求項３】 ２つの素子形成領域、および該２つの素
    子形成領域の間に配置された素子分離領域を有する第１
    の導電型の半導体基板と、 前記素子形成領域の前記半導体基板内に形成された一対
    の第２の導電型の不純物拡散層を有するアクセス・トラ
    ンジスタと、 前記素子分離領域の前記半導体基板内に形成されたトレ
    ンチと、 前記トレンチの内面に沿って形成されたトレンチ・キャ
    パシタとを含み、 前記トレンチ・キャパシタが、 少なくとも前記トレンチの内面を覆うように形成された
    第１の絶縁膜と、 少なくとも前記トレンチ内の前記第１の絶縁膜上に形成
    された第１の導電膜と、 少なくとも前記トレンチ内の前記第１の導電膜上に形成
    された第２の絶縁膜と、 少なくとも前記トレンチ内において前記第２の絶縁膜を
    介して前記第１の導電膜とを対向するように形成された
    第２の導電膜とを有し、 前記アクセス・トランジスタの前記一対の不純物拡散層
    の一方が前記第２の導電膜と電気的に接続されているこ
    とを特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記アクセス・トランジスタの前記一対
    の不純物拡散層の一方と前記第２の導電膜とを電気的に
    接続するパッド導電膜をさらに含む請求項３記載の半導
    体記憶装置。
  5. 【請求項５】 前記第１の導電型の半導体基板内の少な
    くとも前記トレンチの内面に沿って形成された、前記ア
    クセス・トランジスタの前記一対の不純物拡散層の一方
    と電気的に接続された第２の導電型の高濃度不純物拡散
    層をさらに含む請求項３又は４記載の半導体記憶装置。
  6. 【請求項６】 前記第２の絶縁膜が、第１のシリコン酸
    化膜とシリコン窒化膜と第２のシリコン酸化膜との３層
    構造を有する膜である請求項３又は４記載の半導体記憶
    装置。
  7. 【請求項７】 前記第１の導電型の半導体基板がＰ型の
    シリコン基板であり、 前記第２の導電型の不純物拡散層がＮ型の不純物拡散層
    であり、 前記第１の導電膜が、前記半導体記憶装置を駆動する電
    源電圧の１／２の電位に固定されている請求項３又は４
    の半導体記憶装置。
  8. 【請求項８】 前記第２の導電膜と対向する側の前記第
    １の導電膜の表面が、前記トレンチの内部において凹凸
    形状となっている請求項３又は４記載の半導体記憶装
    置。
  9. 【請求項９】 前記トレンチの内面が凹凸状となってい
    る請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記第２の導電膜の側面に形成され
    た、前記アクセス・トランジスタの前記一対の不純物拡
    散層の一方と前記第２の導電膜とを電気的に接続する、
    第２の導電型の多結晶シリコンからなるサイドウォール
    導電膜をさらに含む請求項３記載の半導体記憶装置。
  11. 【請求項１１】 前記第１の導電型の半導体基板内の少
    なくとも前記トレンチの内面に沿って形成された、前記
    アクセス・トランジスタの前記一対の不純物拡散層の一
    方と電気的に接続された第２の導電型の高濃度不純物拡
    散層をさらに含む請求項１０記載の半導体記憶装置。
  12. 【請求項１２】 前記第２の絶縁膜が、第１のシリコン
    酸化膜とシリコン窒化膜と第２のシリコン酸化膜との３
    層構造を有する膜である請求項１０記載の半導体記憶装
    置。
  13. 【請求項１３】 前記第１の導電型の半導体基板がＰ型
    のシリコン基板であり、 前記第２の導電型の不純物拡散層がＮ型の不純物拡散層
    であり、 前記第１の導電膜が、前記半導体記憶装置を駆動する電
    源電圧の１／２の電位に固定されている請求項１０記載
    の半導体記憶装置。
  14. 【請求項１４】 前記第２の導電膜と対向する側の前記
    第１の導電膜の表面が、前記トレンチの内部において凹
    凸形状となっている請求項１０記載の半導体記憶装置。
  15. 【請求項１５】 前記トレンチの内面が凹凸状となって
    いる請求項１４記載の半導体記憶装置。
  16. 【請求項１６】 ２つの素子形成領域、および該２つの
    素子形成領域の間に配置された素子分離領域を有する半
    導体基板と、 前記素子分離領域の前記半導体基板上に形成された、前
    記２つの素子形成領域を電気的に分離するシールド電極
    と、 前記素子分離領域の前記半導体基板内に形成されたトレ
    ンチ・キャパシタであって、トレンチ、少なくとも該ト
    レンチの内面を覆うように形成された第１の導電層、少
    なくとも前記トレンチ内の前記第１の導電層上に形成さ
    れた誘電体層、および少なくとも前記トレンチ内の前記
    誘電体層上に形成された第２の導電層を有する前記トレ
    ンチ・キャパシタとを含む半導体記憶装置を製造するた
    めの半導体記憶装置の製造方法であって、 前記シールド電極と前記第１の導電層とを一つの層で形
    成する工程を含むことを特徴とする半導体記憶装置の製
    造方法。
  17. 【請求項１７】 前記素子形成領域の前記半導体基板内
    に、一対の不純物拡散層を有するトランジスタを形成す
    る工程と、 前記トレンチ・キャパシタの前記第２の導電層を前記ト
    ランジスタの前記一対の不純物拡散層の一方と電気的に
    接続する工程とを含む請求項１６記載の半導体記憶装置
    の製造方法。
  18. 【請求項１８】 ２つの素子形成領域の間に配置された
    素子分離領域の第１の導電型の半導体基板内にトレンチ
    を形成するトレンチ形成工程と、 少なくとも前記トレンチの内面を覆うように第１の絶縁
    膜を形成する第１の絶縁膜形成工程と、 少なくとも前記トレンチ内の前記第１の絶縁膜上に第１
    の導電膜を形成する第１の導電膜形成工程と、 少なくとも前記トレンチ内の前記第１の導電膜上に第２
    の絶縁膜を形成する第２の絶縁膜形成工程と、 少なくとも前記トレンチ内において前記第２の絶縁膜を
    介して前記第１の導電膜と対向するように第２の導電膜
    を形成する第２の導電膜形成工程と、 前記素子形成領域における前記半導体基板内に、一対の
    第２の導電型の不純物拡散層を有するアクセス・トラン
    ジスタを形成するアクセス・トランジスタ形成工程と、 前記アクセス・トランジスタの前記一対の不純物拡散層
    の一方と前記第２の導電膜とを電気的に接続する接続工
    程とを含む請求項１７記載の半導体記憶装置の製造方
    法。
  19. 【請求項１９】 前記接続工程が、 前記素子形成領域における前記半導体基板上に第３の絶
    縁膜を形成する第３の絶縁膜形成工程と、 前記第３の絶縁膜上に前記アクセス・トランジスタのゲ
    ート電極をパターン形成するゲート電極形成工程と、 前記第２の導電膜の表面と前記ゲート電極の両側の前記
    半導体基板の表面とを露出させる露出工程と、 前記ゲート電極の両側の一方において前記半導体基板と
    電気的に接触する第１のパッド導電膜と、前記ゲート電
    極の両側の他方において前記半導体基板と電気的に接触
    するとともに前記第２の導電膜と電気的に接触する第２
    のパッド導電膜とをパターン形成するパッド導電膜形成
    工程とを含む請求項１８記載の半導体記憶装置の製造方
    法。
  20. 【請求項２０】 熱処理を行って、前記第１のパッド導
    電膜および前記第２のパッド導電膜から第２の導電型の
    不純物を前記半導体基板内に拡散させることにより、前
    記アクセス・トランジスタの前記一対の第２の導電型の
    不純物拡散層を形成する不純物拡散層形成工程をさらに
    含む請求項１９記載の半導体記憶装置の製造方法。
  21. 【請求項２１】 前記接続工程が、 前記第２の導電膜の側面に、第２の導電型の多結晶シリ
    コン膜からなるサイドウォール導電膜を形成するサイド
    ウォール導電膜形成工程と、 熱処理を行って、前記サイドウォール導電膜から第２の
    導電型の不純物を前記半導体基板内に拡散させることに
    より、前記アクセス・トランジスタの前記一対の第２の
    導電型の不純物拡散層の一方を前記半導体基板の表面近
    傍に形成する不純物拡散層形成工程を含む請求項１８記
    載の半導体記憶装置の製造方法。
  22. 【請求項２２】 前記接続工程の後に、 前記素子形成領域の前記半導体基板上に第３の絶縁膜を
    形成する第３の絶縁膜形成工程と、 前記第３の絶縁膜上に前記アクセス・トランジスタのゲ
    ート電極をパターン形成するゲート電極形成工程と、 前記ゲート電極をマスクとして第２の導電型の不純物を
    イオン注入することにより、前記アクセス・トランジス
    タの前記一対の第２の導電型の不純物拡散層の他方を前
    記半導体基板の表面近傍に形成する他の不純物拡散層形
    成工程とを含む請求項２１記載の半導体記憶装置の製造
    方法。
  23. 【請求項２３】 前記トレンチ形成工程の後に、 前記トレンチの内面を凹凸形状にする工程をさらに含む
    請求項１８記載の半導体記憶装置の製造方法。
  24. 【請求項２４】 前記第１の導電膜形成工程の後に、 前記第１の導電膜の表面を凹凸形状にする工程をさらに
    含む請求項１８記載の半導体記憶装置の製造方法。
  25. 【請求項２５】 アクセス・トランジスタとトレンチ・
    キャパシタとからなるメモリセルを有するとともに、フ
    ィールドシールド素子分離構造によって素子分離がなさ
    れている半導体記憶装置を製造するための半導体記憶装
    置の製造方法であって、 ２つの素子形成領域の間に配置された素子分離領域の第
    １の導電型の半導体基板内にトレンチを形成するトレン
    チ形成工程と、 前記トレンチの内面および前記半導体基板の前記素子分
    離領域上に、前記フィールドシールド素子分離構造のシ
    ールド・プレート電極および前記トレンチ・キャパシタ
    のセルプレート電極として機能する第１の導電膜を第１
    の絶縁膜を介してパターン形成することにより、前記フ
    ィールドシールド素子分離構造を選択的に形成するフィ
    ールドシールド素子分離構造形成工程と、 前記フィールドシールド素子分離構造に囲まれた前記半
    導体基板上に、前記アクセス・トランジスタのゲート電
    極構造を選択的に形成するゲート電極構造形成工程と、 前記トレンチ内の前記第１の導電膜の表面を露出させる
    第１の導電膜露出工程と、 前記露出された第１の導電膜の表面に第２の絶縁膜をパ
    ターン形成する第２の絶縁膜形成工程と、 前記トレンチ内において前記第２の絶縁膜を介して前記
    第１の導電膜に対向するとともに、前記アクセス・トラ
    ンジスタの前記ゲート電極構造の両側の一方において前
    記半導体基板と電気的に接触する、前記トレンチ・キャ
    パシタのストレージ電極として機能する第２の導電膜を
    パターン形成する第２の導電膜形成工程とを含む請求項
    １７記載の半導体記憶装置の製造方法。
  26. 【請求項２６】 アクセス・トランジスタとトレンチ・
    キャパシタとからなるメモリセルを有するとともに、フ
    ィールドシールド素子分離構造によって素子分離がなさ
    れている半導体記憶装置を製造するための半導体記憶装
    置の製造方法であって、 ２つの素子形成領域の間に配置された素子分離領域の第
    １の導電型の半導体基板内にトレンチを形成するトレン
    チ形成工程と、 前記トレンチの内面および前記半導体基板の前記素子分
    離領域上に、前記フィールドシールド素子分離構造のシ
    ールド・プレート電極および前記トレンチ・キャパシタ
    のセルプレート電極として機能する第１の導電膜を第１
    の絶縁膜を介してパターン形成することにより、前記フ
    ィールドシールド素子分離構造を選択的に形成するフィ
    ールドシールド素子分離構造形成工程と、 前記フィールドシールド素子分離構造に囲まれた前記半
    導体基板上に、前記アクセス・トランジスタのゲート電
    極構造を選択的に形成するゲート電極構造形成工程と、 前記トレンチ内の前記第１の導電膜の表面を露出させる
    第１の導電膜露出工程と、 前記露出された第１の導電膜の表面に第２の絶縁膜を形
    成する第２の絶縁膜形成工程と、 前記トレンチ内において前記第２の絶縁膜を介して前記
    第１の導電膜に対向する、前記トレンチ・キャパシタの
    ストレージ電極として機能する第２の導電膜を形成する
    第２の導電膜形成工程と、 前記第２の絶縁膜および前記第２の導電膜を所定の形状
    に加工する加工工程と、 前記第２の導電膜と電気的に接触するとともに、前記ア
    クセス・トランジスタの前記ゲート電極構造の両側の一
    方において前記半導体基板と電気的に接触する第３の導
    電膜をパターン形成する第３の導電膜形成工程とを含む
    請求項１７記載の半導体記憶装置の製造方法。
  27. 【請求項２７】 前記トレンチ形成工程の後に、 前記トレンチの内面を凹凸形状にする工程をさらに含む
    請求項２５又は２６記載の半導体記憶装置の製造方法。
  28. 【請求項２８】 前記フィールドシールド素子分離構造
    工程が、 前記第１の導電膜の表面を凹凸形状にする工程を含む請
    求項２５又は２６記載の半導体記憶装置の製造方法。
  29. 【請求項２９】 半導体基板の上に設けられ、ある電位
    に設定することにより、前記半導体基板表面に形成され
    た相隣る活性領域間を電気的に分離するための第１の部
    分と、この第１部分と電気的に接続し、前記半導体基板
    上に前記第１の部分と同層で形成され、且つ、トレンチ
    の内面を少なくとも覆うように形成された第２の部分と
    を有する第１の導電膜と、 前記第１の導電膜上に形成された第１の誘電体膜と、 前記第１の誘電体膜上に、前記第１の誘電体膜を介して
    前記第１の導電膜と対向するように形成された第２の導
    電膜とを備えたトレンチ構造を有する半導体記憶装置。
  30. 【請求項３０】 前記第２の導電膜が前記活性領域に形
    成された少なくとも１つのトランジスタのソース・ドレ
    インの一方と電気的に接続されている請求項２９に記載
    の半導体記憶装置。
  31. 【請求項３１】 前記トレンチ内に形成された前記第１
    の導電膜が、前記トレンチ内を覆うように形成された第
    ２の誘電体膜を介して形成されている請求項２９に記載
    の半導体記憶装置。
  32. 【請求項３２】 前記トレンチが、前記半導体基板内に
    形成され、前記トレンチ内表面全体に形成れさた不純物
    拡散層からなる第３の導電膜とを更に具備する請求項３
    １に記載の半導体記憶装置。
  33. 【請求項３３】 前記第３の導電膜が、前記活性領域に
    形成された少なくとも１つのトランジスタのソース・ド
    レインの一方と電気的に接続されている請求項３２に記
    載の半導体記憶装置。
  34. 【請求項３４】 前記第３の導電膜が、前記第２の誘電
    体を介して前記第１の導電膜と対向するように形成され
    ている請求項３２に記載の半導体記憶装置。
  35. 【請求項３５】 前記第１の誘電体膜が、酸化膜を含む
    誘電体膜である請求項２９に記載の半導体記憶装置。
  36. 【請求項３６】 前記第２の誘電体膜が、酸化膜を含む
    誘電体膜である請求項３１に記載の半導体記憶装置。
  37. 【請求項３７】 前記第１の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項２９に記載の半導体記憶
    装置。
  38. 【請求項３８】 前記第２の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項３１に記載の半導体記憶
    装置。
  39. 【請求項３９】 前記第１の導電膜が、前記トレンチ内
    の内面を覆うように形成され、且つ、前記第２の導電膜
    の一部が、トレンチ内面を覆うように形成されている請
    求項２９に記載の半導体記憶装置。
  40. 【請求項４０】 トレンチ構造を有する半導体記憶装置
    において、 半導体基板にトレンチが形成され、このトレンチ内表面
    全体を覆うように形成された第１の導電膜と、 少なくとも前記トレンチ内表面全体に形成された前記第
    １の導電膜の上にこのトレンチ内面を少なくとも覆うよ
    うに形成された第１の誘電体膜と、 前記半導体基板上に設けられ、ある電位に設定すること
    により、前記半導体基板表面に形成された相隣る活性領
    域間を電気的に分離するための第１の部分と、この第１
    の部分と電気的に接続し、前記半導体基板上に前記第１
    の部分と同層で形成され、且つ、トレンチの内面に形成
    された前記第１の誘電体膜を少なくとも覆うように形成
    された第２の部分とを有する第２の導電膜とを有してお
    り、 前記第２の導電膜は、前記第１の誘電体膜を介して前記
    第１の導電膜と対向するように配置されている半導体記
    憶装置。
  41. 【請求項４１】 前記第１の導電膜が、前記活性領域に
    形成された少なくとも１つのトランジスタのソース・ド
    レインの一方と電気的に接続されている請求項４０に記
    載の半導体記憶装置。
  42. 【請求項４２】 少なくとも前記トレンチ内に形成され
    た前記第２の導電膜上に形成された第２の誘電体膜と、 前記第２の誘電体膜上に形成された第３の導電膜とをさ
    らに有しており、 この第３の導電膜は、前記第２の誘電体膜を介して前記
    第２の導電膜と対向するように配置されている請求項４
    ０に記載の半導体記憶装置。
  43. 【請求項４３】 前記第３の導電膜が前記活性領域に形
    成された少なくとも１つのトランジスタのソース・ドレ
    インの一方と電気的に接続されている請求項４２に記載
    の半導体記憶装置。
  44. 【請求項４４】 前記第１の誘電体膜が、酸化膜を含む
    誘電体膜である請求項４０に記載の半導体記憶装置。
  45. 【請求項４５】 前記第２の誘電体膜が、酸化膜を含む
    誘電体膜である請求項４２に記載の半導体記憶装置。
  46. 【請求項４６】 前記第１の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項４０に記載の半導体記憶
    装置。
  47. 【請求項４７】 前記第２の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項４２に記載の半導体記憶
    装置。
  48. 【請求項４８】 前記第２の誘電膜は、前記トレンチ内
    の内面を覆う様に形成され、且つ、前記第３の導電膜の
    一部は、前記トレンチ内表面全体を覆うように形成され
    ている請求項４２に記載の半導体記憶装置。
  49. 【請求項４９】 前記トレンチの内面が凹凸形状となっ
    ている請求項２９又は４０に記載の半導体記憶装置。
  50. 【請求項５０】 前記第１の導電膜の表面が、前記トレ
    ンチの内部において凹凸形状となっている請求項２９又
    は４０に記載の半導体記憶装置。
  51. 【請求項５１】 前記トレンチが、前記半導体基板内に
    形成され、前記トレンチ内表面全体に形成された前記第
    １の導電膜が、不純物拡散層である請求項４０に記載の
    半導体記憶装置。
  52. 【請求項５２】 半導体基板の上に第１の導電膜を設
    け、この第１の導電膜の電位をある値に設定することに
    より、半導体基板の表面の設定した上記第１の導電膜で
    仕切られた相隣る活性領域間を電気的に分離するトレン
    チ構造を有する半導体記憶装置の製造方法であって、 前記半導体基板の所望位置にトレンチを形成する第１の
    工程と、 前記トレンチ内面全体及び前記半導体基板上の一部を少
    なくとも覆うように前記第１の導電膜を形成する第２の
    工程と、 前記第１の導電膜上に第１の誘電体膜を形成する第３の
    工程と、 前記第１の導電体膜上に第２の誘電膜を前記第１の誘電
    体膜を介して前記第１の導電膜と対向するように形成す
    る第４の工程を含む半導体記憶装置の製造方法。
  53. 【請求項５３】 前記第２の導電膜が前記活性領域に形
    成された少なくとも１つのトランジスタのソース・ドレ
    インの一方と電気的に接続する工程を含む請求項５２に
    記載の半導体記憶装置の製造方法。
  54. 【請求項５４】 前記トレンチ内に形成された前記第１
    の導電膜を形成する前に、前記トレンチ内を覆うように
    第２の誘電体膜を形成する工程を含み、その後、前記第
    ２の誘電体膜上に前記第１の誘電膜を形成する工程を含
    む請求項５２に記載の半導体記憶装置の製造方法。
  55. 【請求項５５】 前記トレンチを、前記半導体基板内に
    形成する工程を含む請求項５４に記載の半導体記憶装置
    の製造方法。
  56. 【請求項５６】 前記半導体基板内に前記トレンチを形
    成する工程後で、且つ、前記第２の誘電体膜を形成する
    工程の前に、少なくとも前記トレンチ内面全体に導電性
    の不純物イオンを注入することにより、前記トレンチ内
    表面に不純物拡散層を形成する工程を更に含む請求項５
    ５に記載の半導体記憶装置の製造方法。
  57. 【請求項５７】 前記不純物拡散層を、前記活性領域に
    形成された少なくとも１つのトランジスタのソース・ド
    レインの一方と電気的に接続する工程を含む請求項５６
    に記載の半導体記憶装置の製造方法。
  58. 【請求項５８】 前記不純物拡散層を、前記第２の誘電
    体を介して前記第１の導電膜と対向するように形成する
    工程を含む請求項５６に記載の半導体記憶装置の製造方
    法。
  59. 【請求項５９】 前記第１の誘電体膜が、酸化膜を含む
    誘電体膜である請求項５２に記載の半導体記憶装置の製
    造方法。
  60. 【請求項６０】 前記第２の誘電体膜が、酸化膜を含む
    誘電体膜である請求項５４に記載の半導体記憶装置の製
    造方法。
  61. 【請求項６１】 前記第１の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項５２に記載の半導体記憶
    装置の製造方法。
  62. 【請求項６２】 前記第２の誘電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項５４に記載の半導体記憶
    装置の製造方法。
  63. 【請求項６３】 前記第１の導電膜を、前記トレンチ内
    の内面を覆う様に形成する工程を含み、且つ、前記第２
    の導電膜の一部を、トレンチ内面を覆うように形成する
    工程を含む請求項５２に記載の半導体記憶装置の製造方
    法。
  64. 【請求項６４】 半導体基板の上に第１の導電膜を設
    け、この第１の導電膜の電位をある値に設定することに
    より、半導体基板の表面の設定した上記第１の導電膜で
    仕切られた相隣る活性領域間を電気的に分離するトレン
    チ構造を有する半導体記憶装置の製造方法において、 前記半導体基板内の所望位置にトレンチを形成し、この
    トレンチ内表面全体に不純物拡散層を形成する第１の工
    程と、 このトレンチ内面を少なくとも覆うように第１の導電体
    膜を形成する第２の工程と、 前記第１の導電体膜上及び前記半導体基板上の一部に前
    記第１の導電膜を形成する工程であり、この第１の導電
    膜が、前記第１の誘電体膜を介して前記第２の導電膜と
    対向するように形成する第３の工程を含む半導体記憶装
    置の製造方法。
  65. 【請求項６５】 前記第２の導電膜を、前記活性領域に
    形成された少なくとも１つのトランジスタのソース・ド
    レインの一方と電気的に接続する工程を含む請求項６４
    に記載の半導体記憶装置の製造方法。
  66. 【請求項６６】 前記第１の導電膜上に第２の誘電体膜
    を形成する工程と、 前記第２の誘電体膜上に第３の導電膜を形成する工程で
    あり、この第３の導電膜が、前記第２の誘電体膜を介し
    て前記第１の導電膜と対向するように形成する工程を含
    む請求項６４に記載の半導体記憶装置の製造方法。
  67. 【請求項６７】 前記第３の導電膜を前記活性領域に形
    成された少なくとも１つのトランジスタのソース・ドレ
    インの一方と電気的に接続する工程を含む請求項６６に
    記載の半導体記憶装置の製造方法。
  68. 【請求項６８】 前記第１の導電体膜が、酸化膜を含む
    誘電体膜である請求項６４に記載の半導体記憶装置の製
    造方法。
  69. 【請求項６９】 前記第２の導電体膜が、酸化膜を含む
    誘電体膜である請求項６６に記載の半導体記憶装置の製
    造方法。
  70. 【請求項７０】 前記第１の導電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項６４に記載の半導体記憶
    装置の製造方法。
  71. 【請求項７１】 前記第２の導電体膜が、酸化膜、窒化
    膜を含む誘電体膜である請求項６６に記載の半導体記憶
    装置の製造方法。
  72. 【請求項７２】 前記第１の導電膜を、前記トレンチ内
    の内面を覆う様に形成する工程を含み、更に、前記第３
    の導電膜の一部を、トレンチ内面を覆うように形成する
    工程を含む請求項６６に記載の半導体記憶装置の製造方
    法。
  73. 【請求項７３】 前記トレンチを形成後で、且つ、前記
    トレンチ内面を少なくとも覆う前記第１の導電膜を形成
    前に、このトレンチ内表面全体を凹凸形状に加工する工
    程を含む請求項５２又は６４に記載の半導体記憶装置の
    製造方法。
  74. 【請求項７４】 前記第２の工程後から前記第３の工程
    の間に、少なくとも前記トレンチ内に形成された前記第
    １導電膜の表面を凹凸形状に加工する工程を含む請求項
    ５２に記載の半導体記憶装置の製造方法。
  75. 【請求項７５】 前記第３の工程後に、少なくとも前記
    トレンチ内に形成された前記第１導電膜の表面を凹凸形
    状に加工する工程を含む請求項６４に記載の半導体記憶
    装置の製造方法。
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