CN103021956A - 分栅式快闪存储器的pip电容及制备方法 - Google Patents
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Abstract
本发明提供一种分栅式快闪存储器的PIP电容及制备方法，其中，所述制备方法，包括：衬底包括外围区和核心区，核心区用于形成所述存储器的存储结构，外围区用于形成所述存储器的外围电路；在外围区的半导体衬底内形成隔离结构；在隔离结构中形成至少一个第一沟槽；在隔离结构表面形成第一多晶硅层，第一沟槽内的第一多晶硅层围成第二沟槽；在第一多晶硅层表面形成介质层，第二沟槽内的介质层围成第三沟槽；在介质层表面形成第二多晶硅层。本发明还提供一种分栅式快闪存储器的PIP电容。采用本发明的方法增加了分栅式快闪存储器的PIP电容器中的上电极与绝缘层、绝缘层与下电极之间的有效接触面积，减小所述PIP电容器占用芯片的面积。
Description
技术领域
本发明涉及半导体领域，特别涉及分栅式快闪存储器的PIP电容及制备方法。
背景技术
在目前的半导体产业中，由多种方法制备电容器，包括MOS电容、PIP(Poly-Insulator-Poly)电容、MIM(Metal-Insulator-Metal)电容等。相对于MOS电容，PIP电容特性好，线型度强，而且MOS电容需要用热氧化生长形成绝缘层，且需要对该绝缘层进行高掺杂。而PIP电容只需要CVD生长形成绝缘层，制备工艺简单且制备效率较高。而MIM电容通常使用器件内部的金属作为该电容的下电极，然后在该下电极上沉积绝缘介质层和金属层，接着依照电容图形进行光刻和刻蚀得到该电容的绝缘介质层和上电极，但是为便于其他器件与该电容器件进行电连接，需要在该上电极上再制备一层用于供其他器件与该电容连接的金属层，如此，将会增加半导体器件的尺寸，阻碍半导体器件向微型化方向发展。
在公开号为CN1012909911A(公开日：2008年10月22日)的中国专利文献中还能发现更多的PIP电容的信息。
在现有的分栅式快闪存储器的工艺中，PIP电容广泛用于防止噪音和模拟器件的频率调制。现有技术中，请参考图1和图2，在分栅式快闪存储器中形成PIP电容的工艺具体如下：
请参考图1，在衬底(图未示)上形成浅沟槽隔离结构101。
请参考图2，在所述浅沟槽隔离结构101上形成氧化硅层102和下电极多晶硅层103。在所述下电极多晶硅层103上形成氧化硅层104和上电极多晶硅层105。
现有技术形成的PIP电容器的单位电容值较小，使得PIP电容器占用芯片的面积较大，有碍半导体器件向微型化方向发展。
发明内容
本发明解决的问题现有技术形成的PIP电容器的单位电容值较小，使得PIP电容器占用芯片的面积较大，有碍半导体器件向微型化方向发展。
为解决上述问题，本发明提供一种分栅式快闪存储器的PIP单位电容的制备方法，包括：
提供半导体衬底，所述半导体衬底包括外围区和核心区，所述核心区用于形成分栅式快闪存储器的存储结构，所述外围区用于形成分栅式快闪存储器的外围电路；
在所述外围区的半导体衬底内形成隔离结构；
在所述隔离结构中形成至少一个第一沟槽；
在第一沟槽底部、侧壁、隔离结构表面形成第一多晶硅层，所述第一沟槽内的第一多晶硅层围成第二沟槽；
在第二沟槽底部、侧壁、所述第一多晶硅层表面形成介质层，所述第二沟槽内的介质层围成第三沟槽；
在所述第三沟槽的底部、侧壁、所述介质层表面形成第二多晶硅层。
可选的，所述第三沟槽内的第二多晶硅层围成第四沟槽。
可选的，所述第一多晶硅层与形成核心区中的字线时所用到的多晶硅层为同一层。
可选的，所述第一多晶硅层的形成方法为沉积。
可选的，所述介质层的材料为氧化硅。
可选的，所述隔离结构为浅沟槽隔离结构。
可选的，在所述隔离结构中形成至少一个第一沟槽的方法包括：
在所述隔离结构上形成图形化的光刻胶层，定义第一沟槽的位置，所述图形化的光刻胶层与去除核心区部分高度的隔离结构时所用到的图形化的光刻胶层为同一层；
以所述图形化的光刻胶为掩膜对所述隔离结构进行刻蚀，形成第一沟槽。
本发明还提供了一种PIP单位电容器，位于半导体衬底的外围区，所述半导体衬底还具有核心区，所述核心区具有所述分栅式快闪存储器的存储结构；所述外围区的半导体衬底具有隔离结构，所述隔离结构具有至少一个第一沟槽；
所述PIP电容包括：
位于所述第一沟槽底部、侧壁和所述隔离结构表面的第一多晶硅层，所述第一沟槽中的第一多晶硅围成第二沟槽；
位于所述第二沟槽底部、侧壁和所述第二沟槽表面的介质层，所述第二沟槽中的介质层围成第三沟槽；
位于所述第三沟槽底部、侧壁和所述介质层表面的第二多晶硅层。
可选的，所述第三沟槽内的第二多晶硅层围成第四沟槽。
可选的，所述隔离结构为浅沟槽隔离结构。
与现有技术相比，本发明的技术方案具有以下优点：
在具有分栅式快闪存储器的外围电路的半导体衬底的浅沟槽内部形成第一沟槽，在第一沟槽底部、侧壁、隔离结构表面形成第一多晶硅层，所述第一沟槽内的第一多晶硅层围成第二沟槽；在第二沟槽底部、侧壁、所述第一多晶硅层表面形成介质层，所述第二沟槽内的介质层围成第三沟槽；在所述第三沟槽的底部、侧壁、所述介质层表面形成第二多晶硅层。增加了分栅式快闪存储器的PIP电容器中的上电极与绝缘层、绝缘层与下电极之间的有效接触面积，从而增加分栅式快闪存储器的PIP电容器的单位电容Cunit，进而减小分栅式快闪存储器的PIP电容器占用整个芯片的面积，有利于半导体器件向微型化方向发展。
附图说明
图1至图2是现有的分栅式快闪存储器的PIP电容器的制作方法的剖面示意图；
图3是本发明所提供的分栅式快闪存储器的PIP电容器的制作方法流程图；
图4至图8是本发明一个实施例所提供的分栅式快闪存储器的PIP电容器的制作方法的剖面示意图。
具体实施方式
发明人经过研究发现出现现有技术形成的PIP电容器的单位电容值较小，使得PIP电容器占用芯片的面积较大，有碍半导体器件向微型化方向发展的原因为：
根据公式(1)Cunit＝KS/D，其中Cunit是PIP电容器的单位电容，S是PIP电容器中的上电极与绝缘层、绝缘层与下电极之间的有效接触面积，D是PIP电容器中的上电极与绝缘层之间、绝缘层与下电极之间的距离，K是常数。现有技术形成的PIP电容器中的上电极与绝缘层、绝缘层与下电极之间的有效接触面积较小，在PIP电容器中的上电极与绝缘层之间、绝缘层与下电极之间的距离固定的前提下，形成的PIP电容器的单位电容Cunit较小。
根据公式(2)C总＝CunitA，其中，C总是整个芯片实际需要的总电容值，为常数，A是PIP电容器占用整个芯片的面积。因此，现有技术中Cunit较小，则PIP电容器占用整个芯片的面积较大，有碍半导体器件向微型化方向发展。
为了解决以上问题，发明人经过创造性劳动，获得了分栅式快闪存储器的PIP电容器单位电容的制备方法，具体请参考图3。下面通过具体的实施例，对本发明的技术方案进行清楚、完整的描述。
执行图3中的步骤S11，提供半导体衬底，所述半导体衬底包括外围区和核心区，所述核心区用于形成分栅式快闪存储器的存储结构，所述外围区用于形成分栅式快闪存储器的外围电路。
参考图4，执行图3中的步骤S12，在所述外围区的半导体衬底内形成隔离结构201。
由于本发明重点在于外围区隔离结构上形成的PIP电容，因此在图示中，仅示意出隔离结构，对外围区的其他结构以及核心区均未示出。
其中，半导体衬底(图未示)可以是单晶、绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。当然，它也可以是本领域技术人员所熟知的其它衬底材料。其中，半导体衬底上的隔离结构201可以为局部氧化隔离结构(LOCOS)或浅沟槽隔离结构(STI)等。本实施例中，所述隔离结构201为浅沟槽隔离结构。浅沟槽隔离结构的形成为本领域技术人员熟知技术，在此不再赘述。
参考图4至图5，执行图3中的步骤S13，在所述隔离结构201内部形成至少一个第一沟槽203。
具体形成步骤为，在所述隔离结构201表面形成图形化的掩膜层202，以所述图形化的掩膜层202为掩膜对所述隔离结构201进行刻蚀，使得所述隔离结构201内部形成至少一个第一沟槽203。
本实施例中，参考图4，所述掩膜层202可以为光刻胶或硬掩膜层，所述硬掩膜层可以为氧化硅、氮化硅或氮氧化硅，还可以为金属硬掩膜，例如氮化钛。本实施例为光刻胶。
第一沟槽203在后续工艺中可以增加PIP电容器的下电极与绝缘层、上电极与绝缘层之间的接触面积。图5为在浅沟槽隔离结构形成第一沟槽203的俯视图，参考图5，各第一沟槽203之间的间隔h相等，h值越小，在单位面积的浅沟槽内形成的第一沟槽的数量会越多，但是h值在第一沟槽的形成过程中还受到光刻的分辨率影响，因此，在能够保证光刻分辨率的前提下，h值越小越好。本实施例中，h值为大于等于0.38微米。当然，在其它实施例中，各第一沟槽之间的间隔可以不相等。
在其它实施例中，在所述隔离结构中形成至少一个第一沟槽的方法包括：
在所述隔离结构上形成图形化的光刻胶层，定义第一沟槽的位置，所述图形化的光刻胶层与去除核心区部分高度的浅沟槽隔离结构时所用到的图形化的光刻胶层为同一层；然后，以所述图形化的光刻胶为掩膜对所述隔离结构进行刻蚀，形成第一沟槽。
需要说明的是，现有工艺中，在半导体衬底的外围区和核心区形成浅沟槽隔离结构后，需要在整个半导体衬底上形成图形化的光刻胶以刻蚀核心区的浅沟槽隔离结构，使得核心区的浅沟槽隔离结构的高度降低。之所以将核心区的浅沟槽隔离结构的高度降低，是因为，在核心区，形成存储结构中的浮栅的材料层与浅沟槽隔离结构相邻，后续在核心区刻蚀浮栅材料层形成浮栅时，如果浅沟槽隔离结构太高，会在与浮栅材料层相邻的浅沟槽隔离结构的侧壁形成较难去除的浮栅材料层残留，影响下一步工艺和后续形成的存储器的性能。
本发明在步骤S13中的具有图形化的光刻胶不用重新制作，可以将第一沟槽图形直接制作在为降低核心区浅沟槽隔离结构的高度而形成的光刻胶上。因此，以该光刻胶为掩膜刻蚀核心区的浅沟槽隔离结构，使其高度降低的同时，在外围区的浅沟槽隔离结构上也形成了第一沟槽203，并且，第一沟槽203的深度等于核心区的浅沟槽隔离结构降低的高度。这样做可以使得本发明增加PIP电容器单位电容的成本几乎为零，并且制备工艺简单，不需要额外制备光刻胶的工艺，工作效率较高。
形成至少一个第一沟槽203后，去除光刻胶。
参考图6，执行图3中的步骤S14，在第一沟槽203底部、侧壁、隔离结构201表面形成第一多晶硅层204，所述第一沟槽203内的第一多晶硅层204围成第二沟槽205。
第一多晶硅层204是本实施例的PIP电容的下电极。在核心区沉积多晶硅层形成字线的同时，在外围区的浅沟槽隔离结构表面形成第一多晶硅层204。因此，第一多晶硅层204也是沉积的方法形成，并且不用刻意另外形成，属于本领域技术人员熟知技术，在此不再赘述。
结合参考图7，执行图3中的步骤S15，在第二沟槽205底部、侧壁、所述第一多晶硅层204表面形成介质层206，所述第二沟槽205内的介质层206围成第三沟槽207。
介质层206与外围电路的逻辑CMOS晶体管上的栅介质层一起形成，即，介质层206与外围电路的逻辑CMOS晶体管上的栅介质层为同一层，在同一工艺中形成。所述外围电路的逻辑CMOS晶体管在核心电路的存储器件形成好之后形成。本实施例中介质层的材料为氧化硅，形成方法为沉积工艺，属于本领域技术人员熟知技术，在此不再赘述。
第一沟槽203底部和侧壁的第一多晶硅层204、第二沟槽205底部和侧壁的介质层206增加了PIP电容器的下电极与绝缘层之间的接触面积，从而增加了PIP电容器的单位电容。
参考图8，执行图3中的步骤S16，在所述第三沟槽207的底部、侧壁、所述介质层206表面形成第二多晶硅层208。
第二多晶硅层208与外围电路的逻辑CMOS晶体管上的介质层206上的控制栅层为同一层，在同一工艺中形成，形成方法也为沉积。所述控制栅层的形成工艺为本领域技术人员的熟知技术，在此不再赘述。
本实施例中，所述第三沟槽207内的第二多晶硅层208围成第四沟槽209。在其它实施例中，在第三沟槽207内的第二多晶硅层208内也可以不围成第四沟槽209，即第二多晶硅层将第三沟槽填满。
参考图8，本发明还提供一种分栅式快闪存储器的PIP电容。
位于半导体衬底的外围区，所述半导体衬底还具有核心区，所述核心区具有所述分栅式快闪存储器的存储结构；
所述外围区的半导体衬底具有隔离结构201，所述隔离结构201具有至少第一沟槽203(参考图4)；
所述PIP电容包括：
位于所述第一沟槽203底部、侧壁和所述隔离结构201表面的第一多晶硅层204，所述第一沟槽203中的第一多晶硅层204围成第二沟槽205(参考图6)；
位于所述第二沟槽205底部、侧壁和所述第二沟槽205表面的介质层206，所述第二沟槽205中的介质层206围成第三沟槽207(参考图7)；
位于所述第三沟槽207底部、侧壁和所述介质层206表面的第二多晶硅层208。
其中，所述隔离结构为浅沟槽隔离结构。
在其它实施例中，所述第三沟槽207内的第二多晶硅层208具有第四沟槽209。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种制备分栅式快闪存储器的PIP电容的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括外围区和核心区，所述核心区用于形成分栅式快闪存储器的存储结构，所述外围区用于形成分栅式快闪存储器的外围电路；
在所述外围区的半导体衬底内形成隔离结构；
在所述隔离结构中形成至少一个第一沟槽；
在第一沟槽底部、侧壁、隔离结构表面形成第一多晶硅层，所述第一沟槽内的第一多晶硅层围成第二沟槽；
在第二沟槽底部、侧壁、所述第一多晶硅层表面形成介质层，所述第二沟槽内的介质层围成第三沟槽；
在所述第三沟槽的底部、侧壁、所述介质层表面形成第二多晶硅层。
2.根据权利要求1所述的方法，其特征在于，所述第三沟槽内的第二多晶硅层围成第四沟槽。
3.根据权利要求1所述的方法，其特征在于，所述第一多晶硅层与形成核心区中的字线时所用到的多晶硅层为同一层。
4.根据权利要求3所述的方法，其特征在于，所述第一多晶硅层的形成方法为沉积。
5.根据权利要求1所述的方法，其特征在于，所述介质层的材料为氧化硅。
6.根据权利要求1所述的方法，其特征在于，所述隔离结构为浅沟槽隔离结构。
7.根据权利要求1所述的方法，其特征在于，在所述隔离结构中形成至少一个第一沟槽的方法包括：
在所述隔离结构上形成图形化的光刻胶层，定义第一沟槽的位置，所述图形化的光刻胶层与去除核心区部分高度的隔离结构时所用到的图形化的光刻胶层为同一层；
以所述图形化的光刻胶为掩膜对所述隔离结构进行刻蚀，形成第一沟槽。
8.一种分栅式快闪存储器的PIP电容，位于半导体衬底的外围区，所述半导体衬底还具有核心区，所述核心区具有所述分栅式快闪存储器的存储结构；
所述外围区的半导体衬底具有隔离结构，其特征在于，所述隔离结构具有至少一个第一沟槽；
所述PIP电容包括：
位于所述第一沟槽底部、侧壁和所述隔离结构表面的第一多晶硅层，所述第一沟槽中的第一多晶硅围成第二沟槽；
位于所述第二沟槽底部、侧壁和所述第二沟槽表面的介质层，所述第二沟槽中的介质层围成第三沟槽；
位于所述第三沟槽底部、侧壁和所述介质层表面的第二多晶硅层。
9.根据权利要求8所述的PIP电容，其特征在于，所述第三沟槽内的第二多晶硅层围成第四沟槽。
10.根据权利要求8所述的PIP电容，其特征在于，所述隔离结构为浅沟槽隔离结构。
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| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
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Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20130403 |