CN105845686A - 平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术 - Google Patents

平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术 Download PDF

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Abstract

本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存区域和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部电极和顶部电极分离的电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。

Description

平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术
相关申请的交叉引用
本申请要求于2015年1月30日提交的申请号为62/110,002并且名称为“HIGH CAPACITANCE AND/OR HIGH VOLTAGE CAPACITORTECHNIQUES TO INTEGRATE WITH HIGH-k METAL GATE CMOSTECHNOLOGY”的美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
背景技术
在过去的几十年间，半导体制造工业已经经历了指数增长。在半导体演化的过程中，用于半导体器件的最小部件尺寸随时间减小，从而有助于使一代又一代的集成电路(IC)上的每单位面积的半导体器件的数量增加。这种器件“缩小”允许工程师将更多器件和更多相应的功能封装到更新一代的IC上，并且因此是现代数字时代的基础动力之一。已经帮助改进IC的功能的另一进步是用金属栅极代替传统的多晶硅栅极，以及用所谓的高k电介质代替传统的二氧化硅栅极电介质。鉴于二氧化硅具有约3.9的介电常数，高k电介质具有大于3.9的介电常数，这有助于减小栅极泄漏并且允许对晶体管的更快的切换。
发明内容
根据本发明的一些实施例，提供了一种集成电路(IC)，包括：半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的导电顶部电极以及使所述底部电极和所述顶部电极分离的第一电容器电介质；以及闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。
根据本发明的另一些实施例，还提供了一种集成电路(IC)，包括：半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；第一电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述第一电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的多晶硅或金属顶部电极以及将所述底部电极和所述顶部电极分离的第一电容器电介质；以及第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并且与所述第一电容器并联堆叠，所述第二电容器包括：位于所述半导体衬底的电容器区域中的掺杂区域、所述多晶硅底部电极以及将所述掺杂区域与所述多晶硅底部电极分离的第二电容器电介质。
根据本发明的又一些实施例，还提供了一种方法，包括：接收包括闪速存储器区域、电容器区域和逻辑区域的半导体衬底；使所述电容器区域的上部衬底表面相对于所述闪速存储器区域和所述逻辑区域凹进；在所述电容器区域的凹进的上部衬底表面上形成多晶硅-绝缘体-多晶硅(PIP)电容器或多晶硅-绝缘体-金属(PIM)电容器。
在上述方法中，还包括：在所述闪速存储器区域上形成闪速存储器单元；在所述逻辑区域上形成高k金属栅极(HKMG)晶体管。
在上述方法中，所述PIP电容器或所述PIM电容器包括电容器顶部电极，所述闪速存储器单元包括选择栅极，和所述HKMG晶体管包括HKMG栅电极，并且还包括：执行平坦化以使所述电容器顶部电极、所述选择栅极和所述HKMG栅电极的上表面共面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的集成电路(IC)的截面图，该集成电路包括集成在其上的闪速存储器单元、多晶硅-绝缘体-多晶硅(PIP)电容器或多晶硅-绝缘体-金属(PIM)电容器以及HKMG晶体管。
图2示出了与图1一致的PIP电容器或PIM电容器的示意图的一些实施例。
图3至图11描述了根据一些实施例的包括PIP电容器或PIM电容器的IC的截面图。
图12以流程图的形式示出了根据一些实施例的方法。
图13至图17示出了根据一些实施例的共同描述形成其上具有嵌入式闪速存储器、PIP电容器或PIM电容器以及HKMG晶体管的集成电路的若干方法的截面图。
具体实施方式
本发明提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
半导体制造工业的一个趋势是将不同类型的半导体器件集成在单个集成电路(IC)上。这种集成可以有利地降低制造成本、简化制造工序以及提高最终产品的性能。嵌入式闪速存储器可以集成闪速存储器单元和其他类型的半导体器件，嵌入式闪速存储器是其中集成是有利的技术的一个实例。传统的闪速存储器单元和相应的逻辑器件形成有通过二氧化硅绝缘的多晶硅栅极。然而，随着半导体部件尺寸变得更小，这种嵌入式闪速存储器件的逻辑器件正达到性能极限。因此，高k金属栅极(HKMG)技术已经成为下一代嵌入式闪速存储器件中的逻辑器件的一个领先技术。HKMG技术采用金属栅极，金属栅极通过具有高介电常数k(相对于二氧化硅)的材料与下面的衬底分离。高k电介质减小泄漏电流并且增大漏极电流，并且金属栅极减轻费米能级钉扎效应且允许在较低阈值电压下使用栅极。此外，高k电介质和金属栅极共同减小功耗。因此，未来多代嵌入式闪速存储器的目标是集成具有多晶硅栅极的闪存单元和HKMG逻辑器件。
最近形成这种嵌入式闪速存储器件的尝试已承受了不足之处。例如，最近出现的一个挑战在于，嵌入式闪速存储器件和HKMG技术与多晶硅-绝缘体-多晶硅(PIP)电容器和多晶硅-绝缘体-金属(PIM)电容器技术直到现在都不兼容。特别地，这种不兼容来源于由用于闪存和HKMG所使用的处理技术而引起缺少用于形成PIP/PIM电容器的足够的高度或厚度。例如，在传统的HKMG替换栅极工艺(RPG)中，化学机械抛光(CMP)操作通常将所有部件都平坦化至与逻辑器件的牺牲多晶硅栅极的上表面对应的高度。这种CMP工艺将导致PIP电容器或PIM电容在垂直方向上被挤压得太薄，使得没有足够垂直空间来提供上部和下部电容器电极，其中通过电容器电介质以可靠的方式使上部电容器电极与下部电容器电极彼此分离。
因此，本发明涉及半导体制造的改进方法，其中，衬底的上方形成有PIP电容器或PIM电容器的电容器区域相对于闪存和HKMG区域凹进。当将这种电容器集成在具有闪存和HKMG电路的芯片上时，这允许PIP电容器或PIM电容器的增大的整体高度或厚度。
图1示出了集成电路(IC)100的截面图，该集成电路设置在半导体衬底102上。衬底102包括闪存区域104、电容器区域106和逻辑区域108，通过浅沟槽隔离(STI)区域109将这些区域彼此隔离。电容器区域的上部衬底表面(110)分别相对于闪存和逻辑区域的相应的上部衬底表面(112、114)凹进。电容器116设置在凹进的上部衬底表面110上方。电容器116由平行堆叠的第一电容器C1和第二电容器C2构成，并因此，与非堆叠的方式相比，可以在一定程度上使单位面积上的电容加倍。第一电容器C1包括底部电极118和顶部电极120，其中第一电容器电介质122使底部电极118与顶部电极120分离。第二电容器C2包括底部电极118和掺杂的衬底区域150，其中第二电容器电介质125使底部电极118与掺杂的衬底区域150分离。如图2原理性地示出，顶部电极120欧姆耦接至掺杂区域150，使得第一和第二电容器C1、C2彼此并联布置。例如，一个或多个接触件(未示出)可以垂直延伸在顶部电极120与掺杂的衬底150之间，以将顶部电极120欧姆耦接至掺杂区域150。
在本文进一步更加具体描述中将理解，取决于实施方式，电容器116可以采取各种形式。底部电极118通常是多晶硅，但是顶部电极120可以显示为掺杂多晶硅(使电容器116成为PIP电容器)或可以显示为金属(使电容器116成为PIM电容器)。第一电容器电介质122可以显示为SiO2，该第一电容器电介质122对应于闪存区域104中的一对分裂栅极闪速存储器单元的栅极氧化物124，或者可以对应于该对分裂栅极闪存单元的电荷捕获电介质126，或者可以对应于逻辑区域108中的PMOS和/或NMOSHKMG逻辑晶体管的高k电介质128。第二电容器电介质125可以显示为SiO2，该第二电容器电介质125对应于闪存区域104中的一对分裂栅极闪速存储器单元的栅极氧化物124，或者可以对应于该对分裂栅极闪存单元的电荷捕获电介质126。
显著地，电容器顶部电极的平坦化的上表面(120')与闪速存储器单元的选择栅极的平坦化的顶面(例如，136a')共面，并且也与PMOS和/或NMOS HKMG逻辑晶体管的替换金属栅极的平坦化的上表面(例如，148')共面。通过在凹进的表面110上形成电容器116，本文提供的技术允许电容器具有足够大的高度或厚度，使得底部电极118、顶部电极120以及第一和第二电容器电介质122、125可以以可靠方式工作。
在一些实施方式中，示出的该对分裂栅极闪存单元130由第一存储器单元132a和第二存储器单元132b构成，其中，第一存储单元和第二存储单元关于对称轴彼此互为镜像。该对分裂栅极极闪存单元130包括两个单独的源极/漏极区域134a、134b和存储器单元132a、132b之间共享的共用源极/漏极区域134c。第一和第二存储器单元分别包括分别位于单元的相应的沟道区域上方的选择栅极136a、136b和控制栅极138a、138b。每一个选择栅极和控制栅极都包括诸如掺杂的多晶硅层的导电材料。栅极氧化物124通常可以包括SiO2。在一些实例中，电荷俘获电介质126包括夹在两个二氧化硅层之间的电荷俘获氮化硅层，以产生共同和通常地称为“ONO”的三层堆叠件。其他电荷俘获电介质可以包括富硅氮化物膜或硅纳米粒子点的层、或者包括但不限于各种化学计量学中的硅、氧和氮的任何膜。
HKMG晶体管140a、140b布置在逻辑区域108上方。在一些实施例中，高k介电层128包括底部高温氧化物(HTO)层142，在熔炉氧化工艺期间通过将衬底暴露于高温(例如，大约1000℃)来形成该底部高温氧化物层。在一些实施例中，HTO层142的厚度介于大约与之间，并且在一些实施例中大约为高k介电层144布置在HTO层142上方。在一些实施例中，高k介电层144包括HfO(氧化铪)、HfSiO(氧化硅铪)、HfAlO(氧化铝铪)或HfTaO(氧化钽铪)。蚀刻停止层(ESL)146布置在高k介电层144上方，并且替换金属栅电极148位于ESL 146上面。诸如低k介电层的层间电介质(ILD)152位于衬底102上面。
图3至图11提供了如何将闪速存储器、PIP电容器或PIM电容器以及HKMG电路一起集成在单个半导体衬底上的一些实例变型。将理解，与本文示出和/或描述的所有实例类似的这些实例仅是非限制性实例。
图3示出了集成电路300，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。顶部电容器电极120和逻辑晶体管的栅电极148由第三多晶硅层制成，并且第三多晶硅层可以具有与第一和第二多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122具有与逻辑电介质128相同的组成(例如，由层142、144、146构成的高k电介质)。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图4示出了集成电路400，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138是第二多晶硅层，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122具有与逻辑电介质128相同的组成(例如，高k电介质)。例如，顶部电容器电极120和逻辑晶体管电极148由诸如铝的替换金属栅极材料制成。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图5示出了集成电路500，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138是第二多晶硅层，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122具有与逻辑电介质128相同的组成(例如，高k电介质)。顶部电容器电极120是第三多晶硅层，并且第三多晶硅层可以是具有与第一和/或第二多晶硅层相同或不同的组成或相同或不同的电特性的替换多晶硅层。例如，逻辑晶体管电极148由诸如铝的替换金属栅极材料制成。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图6示出了集成电路600，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。第一电容器电介质122是与闪速存储器中使用的电荷捕获层126对应的电荷捕获层。电荷捕获层可以包括第一和第二氧化物层600、602，并且氮化物层或硅点(silicon dots)层604夹在该两者之间。电容器顶部电极120和控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。例如，逻辑晶体管电极148由诸如铝的替换金属栅极材料制成，并且逻辑电介质128是高k电介质。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图7示出了集成电路700，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。闪速存储器的控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是与闪速存储器中使用的电荷捕获层126对应的电荷捕获层。电容器顶部电极120和逻辑栅电极148是替换金属结构，并且例如，可以由铝制成。逻辑电介质128是高k电介质。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图8示出了集成电路800，其中底部电容器电极118和选择栅极136由第一多晶硅层制成并且具有彼此相同的组成和电特性。第一电容器电介质122是与闪速存储器中使用的电荷捕获层126对应的电荷捕获层。电容器顶部电极120由诸如替换多晶硅层的第三多晶硅层制成。逻辑栅电极148是诸如铝的替换金属逻辑栅电极，并且逻辑电介质128是高k电介质。第二电容器电介质125具有与闪存栅极电介质124相同的组成，并且可以由诸如SiO2的氧化物制成。
图9示出了集成电路900，其中选择栅极136由第一多晶硅层制成。底部电容器电极118和闪速存储器的控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电介质。电容器顶部电极120由第三多晶硅层制成，并且第三多晶硅层可以具有与第一或第二多晶硅层相同或不同的组成和/或相同或不同的电特性。逻辑栅电极148是替换金属，并且逻辑电介质128是高k电介质。第二电容器电介质125具有与电荷捕获层126相同的组成，并且可以由第一和第二氧化物层600、602制成，并且电荷捕获层604夹在该两者之间。
图10示出了集成电路1000，其中选择栅极136由第一多晶硅层制成。底部电容器电极118和闪速存储器的控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电介质。电容器顶部电极120和逻辑栅电极148是替换金属结构，并且例如，可以由铝制成。逻辑电介质128是高k电介质。第二电容器电介质125具有与电荷捕获层126相同的组成，并且可以由第一和第二氧化物层600、602制成，并且电荷捕获层604夹在该两者之间。
图11示出了集成电路1100，其中选择栅极136由第一多晶硅层制成。底部电容器电极118和闪速存储器的控制栅极138由第二多晶硅层制成，并且第二多晶硅层可以具有与第一多晶硅层相同或不同的组成和/或相同或不同的电特性。第一电容器电介质122是高k电介质。电容器顶部电极120由诸如替换多晶硅层的第三多晶硅层制成。逻辑栅电极148是诸如铝的替换金属逻辑栅电极，并且逻辑电介质128是高k电介质。第二电容器电介质125具有与电荷捕获层126相同的组成，并且可以由第一和第二氧化物层600、602制成，并且电荷捕获层604夹在该两者之间。
图12示出了形成集成电路的方法的一些实施例，其中在集成电路上集成嵌入式闪速存储器、PIP电容或PIM电容器和/或HKMG逻辑器件。虽然本文将所公开的方法(例如，通过流程图12所描述的方法)示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与不同于本文所示和/或所述步骤的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
方法开始于步骤1200，其中，提供半导体衬底。衬底包括闪速存储器区域、电容器区域和逻辑区域。衬底中的STI区域使闪速存储器区域、电容器区域和逻辑区域彼此隔离。
在步骤1202中，使电容器区域的上部衬底表面分别相对于闪速存储器和逻辑区域的相应的上部衬底表面凹进。
在步骤1204中，在衬底的电容器区域中形成掺杂的区域，以对应于电容器极板。
源于1204示出用于形成闪速存储器件、HKMG晶体管以及PIP电容器或PIM电容器的三个分离的流程。第一流程开始于步骤1208，其中，在闪速存储器和电容器区域上方形成第一介电层和第一多晶硅层，以对应于闪速存储器的选择栅极和电容器底部电极。在步骤1210中，在闪速存储器和电容器区域上方形成第一介电层和第一多晶硅层，以对应于闪存选择栅极和电容器底部电极。在步骤1212中，在第二电介质上方形成第二多晶硅层，以形成闪存控制栅极。在步骤1214中，在电容器底部电极和逻辑区域上方形成第三电介质。在步骤1216中，在第三电介质上方形成第三多晶硅层，以建立顶部电容器电极和逻辑栅极。在步骤1218中，在闪速存储器区域、电容器区域和逻辑区域上方形成ILD，并且执行CMP以使选择栅极、顶部电容器电极和逻辑栅极的上表面共面。
第二流程开始于步骤1220，其中，在闪速存储器和电容器区域上方形成第一介电层和第一多晶硅层，以对应于闪存选择栅极和电容器底部电极。在步骤1222中，在闪存区域上方在选择栅极的侧壁上并且在第一多晶硅层上方形成第二电介质，即，电荷捕获电介质。在步骤1224中，在第二电介质上方形成第二多晶硅层，以形成闪存控制栅极和顶部电容器电极。在步骤1226中，在逻辑区域上方形成第三电介质。在步骤1228中，在第三电介质上方形成第三多晶硅层，以形成逻辑栅极。在步骤1230中，在闪速存储器区域、电容器区域和逻辑区域上方形成ILD，并且执行CMP以使选择栅极、顶部电容器电极和逻辑栅极的上表面共面。
第三流程开始于步骤1232，其中，在闪速存储器区域上方形成第一介电层和第一多晶硅层，以对应于闪存选择栅极。在步骤1234中，在闪存区域上方在选择栅极的侧壁上并且在电容器区域上方形成第二电介质，即，电荷捕获电介质。在步骤1236中，在第二电介质上方形成第二多晶硅层，以形成闪存控制栅极和底部电容器电极。在步骤1238中，在逻辑区域上方和底部电容器电极上方形成第三电介质。在步骤1240中，在第三电介质上方形成第三多晶硅层，以形成逻辑栅极和顶部电容器电极。在步骤1242中，在闪速存储器区域、电容器区域和逻辑区域上方形成ILD，并且执行CMP以使选择栅极、顶部电容器电极和逻辑栅极的上表面共面。
图13至图16描述了一系列的截面图，这些截面图共同描述了处于各个制造阶段的制造半导体结构的若干方法。为了清楚起见，结合方法1200来描述图13至图16，但是，应该理解，方法1200不限于图13至图16中公开的结构。
图13示出了与图12的步骤1200至1204的一些实施方式一致的一系列截面图。
在图13的与图12的步骤1200的一些实施方式一致的步骤1300中，提供半导体衬底102。衬底102包括闪速存储器区域104、电容器区域106和逻辑区域108。衬底中的STI区域109使闪速存储器区域104、电容器区域106和逻辑区域108彼此隔离。为了形成STI区域109，在衬底102上方形成掩模，并且利用适当位置上的掩模来执行蚀刻以在衬底102中形成沟槽开口。然后使用介电材料填充沟槽，并且沉积SiN层1302。然后，如图所示，图案化SiN层1302，以暴露电容器区域106。在一些实施例中，半导体衬底102可以是块状硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，半导体衬底102也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)或更高阶的半导体衬底。这些衬底中的任意一个可以包括形成在衬底中的掺杂区域、形成在衬底中或上的一个或多个绝缘层和/或形成在衬底中或上的导电层。
在图13的与图12中的步骤1202的一些实施方式一致的步骤1310和1320中，电容器区域的上部衬底表面(110)从初始位置110'凹进至示出的凹进的位置110。通过进行氧化来实现在SiN层1302中的开口内的上部衬底表面110'上的厚氧化区域1312的形成。在步骤1320中，选择性地去除厚氧化区域1312和SiN层，从而留下电容器区域的相对于闪存和逻辑区域的相应的上部衬底表面(112、114)凹进的上表面(110)。在一些实施例中，蚀刻也可以在围绕电容器区域106的STI区域的上部区域中留下草皮状或肩状。
在图13的与图12的步骤1204的一些实施方式一致的步骤1330中，在衬底中注入掺杂区域150并且用作电容器极板。
如图13的底部所示，现在将描述三个不同的流程(即，图14中的第一流程、图15中的第二流程和图16中的第三流程)。这些流程中的每一个都可以源于图13的步骤1330。将在更加详细的描述中理解，这些流程中的每一个都使用三个不同的多晶硅层(例如，第一、第二和第三多晶硅层)。三个多晶硅层可以具有彼此相同的组成或彼此不同的组成。例如，在一些实施方式中，两个或多个多晶硅层可以具有彼此不同的掺杂类型和/或彼此不同的浓度、彼此不同的导电性和/或彼此不同的晶粒尺寸。这些流程中的每一个也都使用三个不同的介电层(例如，闪存栅极电介质、电荷捕获电介质和高k电介质)。多晶硅层和电介质可以显示出不同的结构布置，其中就性能与制造的简易程度而言，每一个都提供不同的权衡方式。
图14与图12中的步骤1208至1218的一些实施方式一致。在图14的与图12中的步骤1208的一些实施方式一致的步骤1400中，在闪速存储器区域上方和电容器区域上方形成第一介电层1402。在一些实施例中，第一介电层1402是通过熔炉氧化或通过沉积(例如，PVD、CVD、PE-CVD、ALD)形成的二氧化硅，但是也可以是通过其他技术形成的其他类型的介电材料。然后在第一介电层上方形成第一多晶硅层1404。在形成第一介电层1402和第一多晶硅层1404之后，然后在第一多晶硅层1404上方形成诸如光刻胶掩模的掩模，并且进行蚀刻以选择性地去除这些层的通过掩模中的开口暴露的部分。以这种方式，形成选择栅极结构1404和底部电容器电极118。
在图14的与图12中的步骤1210至1212的一些实施方式一致的步骤1410中，在闪速存储器区域上方并且沿着控制栅极的侧壁形成第二介电层1412。在一些实施例中，第二介电层1412是电荷捕获层。第二介电层1412可以显示为氧化物-氮化物-氧化物(ONO)结构，由此，第一氧化物层邻接控制栅极的侧壁和闪存区域中的上部衬底表面，氮化物层位于第一氧化物层上面，以及第二氧化物层位于氮化物层上面。可选地，第二介电层1412可以包括夹在上部与下部SiO2层之间的硅点层。然后在第二介电层上方形成第二多晶硅层1414。第二介电层1412和第二多晶硅层1414通常是共形层，并且然后执行回蚀刻(例如，各向异性或垂直蚀刻)以在选择栅极1404的外部侧壁上建立控制栅极结构1414。
在图14的与图12中的步骤1214至1216的一些实施方式一致的步骤1420中，在闪存区域和电容器区域上方形成掩模1421，在逻辑区域上方和底部电容器电极上方形成第三介电层1422。在一些实施例中，第三介电层1422是高k介电层。然后在第三介电层1422上方形成第三多晶硅层1424，并且在第三多晶硅层上方形成硬掩模层1426。在形成第三介电层和第三多晶硅层之后，然后在硬掩模上方形成诸如光刻胶掩模的掩模，并且进行蚀刻以去除第三介电层和第三多晶硅层的通过掩模中的开口暴露的部分。以这种方式，形成顶部电容器电极120和逻辑栅电极。在执行该蚀刻之后，可以在逻辑栅电极的侧壁上和电容器电极的侧壁上形成第一侧壁间隔件1428。在第一侧壁间隔件1428之后，形成轻掺杂漏极(LDD)区域。
在图14的与图12中的步骤1218的一些实施方式一致的步骤1430中，在闪速存储器结构的侧壁上形成第二侧壁间隔件1432，此后，在闪速存储器结构、电容器结构和逻辑栅极的侧壁上形成第三侧壁间隔件1434。在形成第二和第三侧壁间隔件1432、1434之后，可以通过进行一次或多次离子注入来形成源极/漏极区域(例如，1436)。然后在结构源极/漏极区域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成硅化物层1437，以提供欧姆接触件。在硅化物上方形成接触蚀刻停止层(CESL)1438，并且在CESL 1438上方形成层间电介质(ILD)1439。
在图1440-a至图1440-c中，示出了用于附加的处理的若干选择。在图1440-a中，执行化学机械抛光(CMP)，以去除硬掩模1426并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面。因此，图1440-a的结构可以对应于图3，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极相同的组成；第一电容器电介质，具有与逻辑电介质(例如，高k电介质)相同的组成；以及电容器顶部电极120，与逻辑栅电极148(例如，第三多晶硅层)同时形成并且具有与逻辑栅电极148相同的组成。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅极和/或选择栅极硅化物(未示出)。接触件(例如，1441)向下延伸穿过ILD 1439并且通过硅化物1437欧姆耦接至源极/漏极区域1436。
在图1440-b中，执行化学机械抛光(CMP)，以去除硬掩模1426并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，但是去除多晶硅顶部电容器1424和逻辑栅电极1434，并且例如，利用诸如铝金属栅极的替换金属栅极来替换该多晶硅顶部电容器1424和该逻辑栅电极1434。因此，图1440-b的结构可以对应于图4，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极136相同的组成；第一电容器电介质，具有与逻辑电介质(例如，高k电介质)相同的组成；以及电容器顶部电极120，与逻辑栅电极148(例如，替换铝金属栅极)同时形成并且具有与该逻辑栅电极148相同的组成。
在图1440-c中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，以及去除多晶硅顶部电容器电极并且利用替换多晶硅栅极来替换。例如，去除多晶硅逻辑栅电极并且利用诸如铝金属栅极的替换金属栅极来替换。因此，图1440-c的结构可以对应于图5，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极136相同的组成；第一电容器电介质，具有与逻辑电介质(例如，高k电介质)相同的组成；替换多晶硅电容器顶部电极120；以及替换金属逻辑栅电极148。
图15与图12中的步骤1220至1230的一些实施方式一致。在图15的与图12中的步骤1220的一些实施方式一致的步骤1500中，在闪速存储器区域104上方和电容器区域106上方形成第一介电层1502。在一些实施例中，第一介电层1502是通过熔炉氧化或通过沉积(例如，PVD、CVD、PE-CVD、ALD)形成的二氧化硅，但是也可以是通过其他技术形成的其他类型的介电材料。然后在第一介电层1502上方形成第一多晶硅层1504。在形成第一介电层和第一多晶硅层之后，然后在第一多晶硅层上方形成诸如光刻胶掩模的掩模，并且进行蚀刻以选择性地去除这些层的通过掩模中的开口暴露的部分。以这种方式，形成选择栅极结构(104上方的1504)和底部电容器电极(106上方的1504)。
在图15的与图12中的步骤1222至1224的一些实施方式一致的步骤1510中，在闪速存储器区域上方并且沿着选择栅极的侧壁形成第二介电层1512，并且该第二介电层1512形成在底部电容器电极上方。在一些实施例中，第二介电层1512是电荷捕获层。第二介电层1512可以显示为氧化物-氮化物-氧化物(ONO)结构，由此，第一氧化物层邻接控制栅极的侧壁和闪存区域中的上部衬底表面，氮化物层位于第一氧化物层上面，以及第二氧化物层位于氮化物层上面。可选地，第二介电层1512可以包括夹在上部与下部SiO2层之间的硅点层。然后在第二介电层1512上方形成第二多晶硅层1514。通常，第二介电层1512和第二多晶硅层1514是共形层。在电容器区域上方形成掩模(未示出)，然后执行回蚀刻(例如，各向异性蚀刻或垂直蚀刻)以在闪存区域104上的选择栅极的外侧壁上建立控制栅极结构并且在电容器区域106上建立顶部电极结构。
在图15的与图12中的步骤1226至1228的一些实施方式一致的步骤1520中，在闪存区域和电容器区域上方形成掩模1521，并且在逻辑区域上方形成第三介电层1522。在一些实施例中，第三介电层1522是高k介电层。然后在第三介电层1522上方形成第三多晶硅层1524，并且在第三多晶硅层1524上方形成硬掩模层1526。在形成第三介电层和第三多晶硅层之后，然后在硬掩模层1526上方形成诸如光刻胶掩模的掩模(未示出)，并且进行蚀刻以去除第三介电层和第三多晶硅层的通过掩模中的开口暴露的部分。以这种方式，形成逻辑栅电极。在执行该蚀刻之后，可以在逻辑栅电极的侧壁上形成诸如氮化物间隔件的第一侧壁间隔件1528。在第一侧壁间隔件1528之后，形成轻掺杂漏极(LDD)区域。
在图15的与图12中的步骤1230的一些实施方式一致的步骤1530中，在闪速存储器结构的侧壁上形成第二侧壁间隔件1532，此后，在闪速存储器结构、电容器结构和逻辑栅极的侧壁上形成第三侧壁间隔件1534。在形成第二和第三侧壁间隔件1532、1534之后，可以通过进行一次或多次离子注入来形成源极/漏极区域(例如，1536)。然后在结构源极/漏极区域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成硅化物层1537，以提供欧姆接触件。在硅化物上方形成接触蚀刻停止层(CESL)1538，并且在CESL 1538上方形成层间电介质(ILD)1539。
在图1540-a至图1540-c中，示出了用于附加的处理的若干选择。在图1540-a中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅极和/或选择栅极硅化物(未示出)。因此，图1540-a的结构可以对应于图6，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极相同的组成；电容器电介质，为在闪存中使用的电荷捕获层；以及电容器顶部电极120，与控制栅电极138(例如，第二多晶硅层)同时形成并且具有与该控制栅电极相同的组成。例如，逻辑栅电极148可以是诸如替换铝金属栅极的替换金属栅极。
在图1540-b中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，但是去除多晶硅顶部电容器和逻辑栅电极，并且例如，利用诸如铝金属栅极的替换金属栅极来替换该多晶硅顶部电容器和该逻辑栅电极。因此，图1540-b的结构可以对应于图7，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极136相同的组成；第一电容器电介质，为电荷捕获层；以及电容器顶部电极120，与逻辑栅电极148(例如，替换铝金属栅极)同时形成并且具有与该逻辑栅电极148相同的组成。
在图1540-c中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，以及去除多晶硅顶部电容器电极并且利用替换多晶硅栅极来替换。例如，去除多晶硅逻辑栅电极并且利用诸如铝金属栅极的替换金属栅极来替换。因此，图1540-c的结构可以对应于图8，该结构包括：底部电容器电极118，与闪速存储器的选择栅极136(例如，第一多晶硅层)同时形成并且具有与该选择栅极136相同的组成；控制栅极138，由第二多晶硅层制成；第一电容器电介质，为电荷捕获层；替换多晶硅电容器顶部电极120；以及替换金属逻辑栅电极148。
图16与图12中的步骤1232至1242的一些实施方式一致。在图16的与图12中的步骤1232的一些实施方式一致的步骤1600中，在闪速存储器区域上方形成第一介电层1602。在一些实施例中，第一介电层1602是通过熔炉氧化或通过沉积(例如，PVD、CVD、PE-CVD、ALD)形成的二氧化硅，但是也可以是通过其他技术形成的其他类型的介电材料。然后在第一介电层1602上方形成第一多晶硅层1604。在形成第一介电层和第一多晶硅层之后，然后在第一多晶硅层1604上方形成诸如光刻胶掩模的掩模(未示出)，并且进行蚀刻以选择性地去除这些层的通过掩模中的开口暴露的部分。以这种方式，形成选择栅极结构(1604)。
在图16的与图12中的步骤1234至1236的一些实施方式一致的步骤1610中，在闪速存储器区域上方并且沿着选择栅极的侧壁形成第二介电层1612。在一些实施例中，第二介电层1612是电荷捕获层。第二介电层1612可以显示为氧化物-氮化物-氧化物(ONO)结构，由此，第一氧化物层邻接控制栅极的侧壁和闪存区域中的上部衬底表面，氮化物层位于第一氧化物层上面，以及第二氧化物层位于氮化物层上面。可选地，第二介电层1612可以包括夹在上部与下部SiO2层之间的硅点层。然后在第二介电层1612上方形成第二多晶硅层1614。通常，当形成时，第二介电层1612和第二多晶硅层1614是共形层。在电容器区域上方形成掩模(未示出)，然后执行回蚀刻(例如，各向异性蚀刻或垂直蚀刻)以在选择栅极的外部侧壁上建立控制栅极结构并且在电容器区域上建立顶部电极。
在图16的与图12中的步骤1238至1240的一些实施方式一致的步骤1620中，在闪存区域上方形成掩模1621，并且在逻辑区域和底部电容器电极上方形成第三介电层1622。在一些实施例中，第三介电层1622是高k介电层。然后在第三介电层1622上方形成第三多晶硅层1624，并且在第三多晶硅层上方形成硬掩模层1626。在形成第三介电层和第三多晶硅层之后，然后在硬掩模层1626上方形成诸如光刻胶掩模的掩模(未示出)，并且进行蚀刻以去除硬掩模、第三介电层和第三多晶硅层的通过掩模中的开口暴露的部分。以这种方式，形成逻辑栅电极和顶部电容器电极。在执行该蚀刻之后，可以形成诸如氮化物间隔件的侧壁间隔件1628。在第一侧壁间隔件1628之后，形成轻掺杂漏极(LDD)区域。
在图16的与图12中的步骤1230的一些实施方式一致的步骤1630中，在闪速存储器结构的侧壁上形成第二侧壁间隔件1632，此后，在闪速存储器结构、电容器结构和逻辑栅极的侧壁上形成第三侧壁间隔件1634。在形成第二和第三侧壁间隔件1632、1634之后，可以通过进行一次或多次离子注入来形成源极/漏极区域(例如，1636)。然后在结构源极/漏极区域上方并且可选地在控制栅极和/或选择栅极结构的上表面上形成硅化物层1637，以提供欧姆接触件。在硅化物上方形成接触蚀刻停止层(CESL)1638，并且在CESL 1638上方形成层间电介质(ILD)1639。
在图1640-a至图1640-c中，示出了用于附加的处理的若干选择。在图1640-a中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极136、顶部电容器电极120和逻辑栅极148的上表面共面。在CMP操作之后，然后在控制栅极和/或选择栅极的上表面上形成控制栅极和/或选择栅极硅化物(未示出)。因此，图1640-a的结构可以对应于图9，该结构包括：选择栅极136，由第一多晶硅层制成；底部电容器电极118，与闪速存储器的控制栅极138(例如，第二多晶硅层)同时形成并且具有与该控制栅极138相同的组成；第一电容器电介质，与逻辑晶体管同时形成并且具有与该逻辑晶体管相同的组成；以及电容器顶部电极120，为多晶硅(例如，第三多晶硅层)。逻辑栅极148可以是替换金属栅极。
在图1640-b中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，但是去除多晶硅顶部电容器和逻辑栅电极，并且例如，利用诸如铝金属栅极的替换金属栅极来替换该多晶硅顶部电容器和该逻辑栅电极。因此，图1640-b的结构可以对应于图10，该结构包括：选择栅极136，由第一多晶硅层制成；底部电容器电极118，与闪速存储器的控制栅极138(例如，第二多晶硅层)同时形成并且具有与该控制栅极138相同的组成；电容器电介质，与逻辑晶体管同时形成并且具有与该逻辑晶体管相同的组成；以及第一电容器顶部电极120，与逻辑栅电极148(例如，替换铝金属栅极)同时形成并且具有与该逻辑栅电极148相同的组成。
在图1640-c中，执行化学机械抛光(CMP)，以去除硬掩模并且使选择栅极、顶部电容器电极和逻辑栅极的上表面共面，以及去除多晶硅顶部电容器电极并且利用替换多晶硅栅极来替换。例如，去除多晶硅逻辑栅电极并且利用诸如铝金属栅极的替换金属栅极来替换。因此，图1640-c的结构可以对应于图11，该结构包括：选择栅极136，由第一多晶硅层制成；底部电容器电极118，与闪速存储器的控制栅极138(如，第二多晶硅层)同时形成并且具有与该控制栅极相同的组成；第一电容器电介质，与逻辑晶体管同时形成并且具有与该逻辑晶体管相同的组成；替换多晶硅电容器顶部电极120；以及替换金属逻辑栅电极148。
图17示出了用于在衬底的电容器区域中形成凹槽的可选技术。在该技术中，在步骤1700中，形成并且图案化第一介电层1702和第一多晶硅层1704，以对应于闪速存储器单元的选择栅极。接下来，然后在选择栅极结构上方形成薄氧化物层1706和SiN掩模1708。在步骤1710中，然后在电容器区域中形成厚氧化层1712。在步骤1720中，选择性地去除厚氧化层、薄氧化物层和SiN掩模，以在电容器区域中留下凹槽1722。可选地，随后可以进行随后的离子注入工艺以形成掺杂的电容器区域150。
因此，本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部和顶部电极分离的第一电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。
其他的实施例涉及集成电路(IC)。IC布置在半导体衬底上，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存和逻辑区域的相应的上部衬底表面凹进。第一电容器设置在电容器区域的凹进的上部衬底表面上方。第一电容器包括多晶硅底部电极、布置在多晶硅底部电极上方的多晶硅或金属顶部电极以及使底部和顶部电极分离的第一电容器电介质。第二电容器设置在电容器区域的凹进的上部衬底表面上方并且与第一电容器并联堆叠。第二电容器包括位于半导体衬底的电容器区域中的掺杂区域、多晶硅底部电极以及使掺杂区域与多晶硅底部电极分离的第二电容器电介质。
又一其他的实施例涉及一种方法。在该方法中，接收包括闪速存储器区域、电容器区域和逻辑区域的半导体衬底。电容器区域的上部衬底表面相对于闪速存储器区域和逻辑区域凹进。在电容器区域的凹进的上部衬底表面上形成多晶硅-绝缘体-多晶硅(PIP)电容器或多晶硅-绝缘体-金属(PIM)电容器。
根据本发明的一些实施例，提供了一种集成电路(IC)，包括：半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的导电顶部电极以及使所述底部电极和所述顶部电极分离的第一电容器电介质；以及闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。
在上述IC中，还包括：半导体衬底的掺杂区域，直接位于所述多晶硅底部电极下方；以及第二电容器电介质，将所述掺杂区域与所述多晶硅底部电极分离；其中，所述掺杂区域欧姆耦接至所述顶部电极，从而使得所述掺杂区域和所述顶部电极一起作为所述电容器的电容器极板。
在上述IC中，所述第二电容器电介质与所述第一电容器电介质不同。
在上述IC中，还包括：晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶体管包括金属栅极，所述金属栅极具有与所述电容器的顶部电极的平坦化的上表面和所述闪速存储器单元的选择栅极的平坦化的上表面都共面的平坦化的上表面。
在上述IC中，所述导电顶部电极是由与所述晶体管的金属栅极相同的材料制成的金属电极。
在上述IC中，所述第一电容器电介质是与晶体管栅极电介质相同的电介质，所述晶体管栅极电介质使所述晶体管的金属栅极与所述逻辑区域的上部衬底表面分离。
在上述IC中，所述导电顶部电极是多晶硅电极。
在上述IC中，所述第一电容器电介质是具有大于3.9的介电常数的高k电介质。
在上述IC中，所述闪速存储单元包括：多晶硅选择栅极，布置在一对分裂栅极闪速存储器单元的第一闪速存储器单元的沟道区域上方，其中，所述多晶硅选择栅极通过栅极介电层与所述衬底的闪存区域分离；多晶硅控制栅极，布置在所述选择栅极的外侧壁周围；以及电荷捕获介电层，将所述控制栅极与所述衬底的闪存区域分离。
在上述IC中，所述电荷捕获介电层包括：第一氧化物层，邻接所述底部电极的上表面；氮化物层或硅点层，邻接所述第一氧化物层的上表面；以及第二氧化物层，邻接所述氮化物层或所述硅点层的上表面，其中，所述第二氧化物层具有邻接所述顶部电极的对应的下表面的上表面。
在上述IC中，还包括：浅沟槽隔离(STI)区域，设置在所述半导体衬底内并且将所述电容器区域与所述闪存区域分离，其中，所述STI区域的上表面在最靠近所述闪存区域处延伸至所述上部衬底表面之上的第一高度处并且在最靠近所述电容器区域处位于所述上部衬底表面下面的第二高度处。
根据本发明的另一些实施例，还提供了一种集成电路(IC)，包括：半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；第一电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述第一电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的多晶硅或金属顶部电极以及将所述底部电极和所述顶部电极分离的第一电容器电介质；以及第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并且与所述第一电容器并联堆叠，所述第二电容器包括：位于所述半导体衬底的电容器区域中的掺杂区域、所述多晶硅底部电极以及将所述掺杂区域与所述多晶硅底部电极分离的第二电容器电介质。
在上述IC中，还包括：晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶体管包括金属栅极，所述金属栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表面；闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。
在上述IC中，所述第一电容器电介质和所述第二电容器电介质是SiO2层。
在上述IC中，所述第一电容器电介质是高k介电层，并且所述第二电容器电介质是氧化物层或电荷捕获层。
在上述IC中，所述第一电容器电介质是电荷捕获层，并且所述第二电容器电介质是氧化物层。
在上述IC中，所述闪存区域和所述逻辑区域的上部衬底表面彼此共面。
根据本发明的又一些实施例，还提供了一种方法，包括：接收包括闪速存储器区域、电容器区域和逻辑区域的半导体衬底；使所述电容器区域的上部衬底表面相对于所述闪速存储器区域和所述逻辑区域凹进；在所述电容器区域的凹进的上部衬底表面上形成多晶硅-绝缘体-多晶硅(PIP)电容器或多晶硅-绝缘体-金属(PIM)电容器。
在上述方法中，还包括：在所述闪速存储器区域上形成闪速存储器单元；在所述逻辑区域上形成高k金属栅极(HKMG)晶体管。
在上述方法中，所述PIP电容器或所述PIM电容器包括电容器顶部电极，所述闪速存储器单元包括选择栅极，和所述HKMG晶体管包括HKMG栅电极，并且还包括：执行平坦化以使所述电容器顶部电极、所述选择栅极和所述HKMG栅电极的上表面共面。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；
电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的导电顶部电极以及使所述底部电极和所述顶部电极分离的第一电容器电介质；以及
闪速存储器单元，设置在所述闪存区域的上部衬底表面上方，所述闪速存储器单元包括选择栅极，所述选择栅极具有与所述电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。
2.根据权利要求1所述的IC，还包括：
半导体衬底的掺杂区域，直接位于所述多晶硅底部电极下方；以及
第二电容器电介质，将所述掺杂区域与所述多晶硅底部电极分离；
其中，所述掺杂区域欧姆耦接至所述顶部电极，从而使得所述掺杂区域和所述顶部电极一起作为所述电容器的电容器极板。
3.根据权利要求2所述的IC，其中，所述第二电容器电介质与所述第一电容器电介质不同。
4.根据权利要求1所述的IC，还包括：
晶体管，设置在所述逻辑区域的上部衬底表面上方，所述晶体管包括金属栅极，所述金属栅极具有与所述电容器的顶部电极的平坦化的上表面和所述闪速存储器单元的选择栅极的平坦化的上表面都共面的平坦化的上表面。
5.根据权利要求4所述的IC，其中，所述导电顶部电极是由与所述晶体管的金属栅极相同的材料制成的金属电极。
6.根据权利要求4所述的IC，其中，所述第一电容器电介质是与晶体管栅极电介质相同的电介质，所述晶体管栅极电介质使所述晶体管的金属栅极与所述逻辑区域的上部衬底表面分离。
7.根据权利要求1所述的IC，其中，所述导电顶部电极是多晶硅电极。
8.根据权利要求1所述的IC，其中，所述第一电容器电介质是具有大于3.9的介电常数的高k电介质。
9.一种集成电路(IC)，包括：
半导体衬底，包括闪存区域、电容器区域和逻辑区域，其中，所述电容器区域的上部衬底表面分别相对于所述闪存区域和所述逻辑区域的相应的上部衬底表面凹进；
第一电容器，设置在所述电容器区域的凹进的上部衬底表面上方，所述第一电容器包括：多晶硅底部电极、布置在所述多晶硅底部电极上方的多晶硅或金属顶部电极以及将所述底部电极和所述顶部电极分离的第一电容器电介质；以及
第二电容器，设置在所述电容器区域的凹进的上部衬底表面上方并且与所述第一电容器并联堆叠，所述第二电容器包括：位于所述半导体衬底的电容器区域中的掺杂区域、所述多晶硅底部电极以及将所述掺杂区域与所述多晶硅底部电极分离的第二电容器电介质。
10.一种方法，包括：
接收包括闪速存储器区域、电容器区域和逻辑区域的半导体衬底；
使所述电容器区域的上部衬底表面相对于所述闪速存储器区域和所述逻辑区域凹进；
在所述电容器区域的凹进的上部衬底表面上形成多晶硅-绝缘体-多晶硅(PIP)电容器或多晶硅-绝缘体-金属(PIM)电容器。
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