CN1610096A - 利用自行对准金属硅化物制程形成多晶硅电容器的方法 - Google Patents
利用自行对准金属硅化物制程形成多晶硅电容器的方法 Download PDFInfo
- Publication number
- CN1610096A CN1610096A CN200310108060.7A CN200310108060A CN1610096A CN 1610096 A CN1610096 A CN 1610096A CN 200310108060 A CN200310108060 A CN 200310108060A CN 1610096 A CN1610096 A CN 1610096A
- Authority
- CN
- China
- Prior art keywords
- metal silicide
- voluntarily
- capacitor
- polysilicon
- processing procedure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 61
- 239000002184 metal Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000003990 capacitor Substances 0.000 title claims abstract description 54
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 78
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 11
- 229910017052 cobalt Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000007792 gaseous phase Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000004088 simulation Methods 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种利用自行对准金属硅化物制程形成多晶硅电容器的方法，其为一种制造混合模拟元件的电容器的制造方式，此电容器以多晶硅叠层方式形成于具有自行对准金属硅化物的制程结构中。在含有自行对准金属硅化物制程中，通常须有一道自行对准金属硅化物阻障制程用来避免在静电放电结构、电阻和电容的结构中形成金属硅化物。本发明利用此自行对准金属硅化物阻障的氧化层来作为形成电容器的介电层，使形成的多晶硅电容器可节省一些制程步骤。
Description
技术领域
本发明涉及一种制造混合模拟元件(Mixed Mode Analog Device)的方法，尤其涉及一种利用自行对准金属硅化物(Salicide)制程形成多晶硅(PIP)电容器的方法。
背景技术
目前，混合模拟元件是指在半导体芯片的逻辑区域中，同时具有如放大器、模拟数字转换器等数字(Digital)元件以及如正反相器、加法器等模拟(Analog)元件的电路，且此混合模拟电路包含构成元件的金属氧化物半导体(MOS)和电容器。
半导体的深次微米制程中，如元件需包含电容器，且此电容器为多晶硅(Poly InsulatorPoly，PIP)电容器时，其结构请参阅图1所示：
如图1所示，在一半导体基底10中依序形成浅沟渠隔离(STI)结构12、晶体管栅极结构14、轻掺杂源/漏极区域16、栅极间隙壁18及重掺杂源/漏极20；其中在形成晶体管栅极结构14的同时，还形成作为电容器的下电极的第一多晶硅层22；再在半导体基底10表面上形成一介电层24，接着再在第一多晶硅层22上方的介电层24表面上沉积第二多晶硅层26，以作为电容器的上电极；且第一多晶硅层22与第二多晶硅层26之间的介电层24除了作为电容器的介电质外，还同时可用来作为第一与第二多晶硅层22、26之间的绝缘隔离之用。
然而，这种多晶硅电容器结构仅能制作于上述的制程中，无法应用在自行对准金属硅化物制程中；且其制作步骤缺一不可，无法节省制程步骤，不然就无法形成该多晶硅电容器。
发明内容
本发明所要解决的技术问题在于提供一种利用自行对准金属硅化物制程形成多晶硅电容器的方法，其系利用在自行对准金属硅化物制程中的自行对准金属硅化物阻障(salicide block)的氧化层直接形成作为该多晶硅电容器的介电层使用。
为解决上述技术问题，本发明在一半导体基底上形成有隔离结构与晶体管结构，且在形成该晶体管结构的多晶硅栅极时，还同时在该隔离结构上方形成作为电容器的下层电极的第一多晶硅层；接续在半导体基底表面形成一作为自行对准金属硅化物阻障的氧化层及一图案化第二多晶硅层，且该第二多晶硅层位于第一多晶硅层上方，以作为该电容器的上层电极；去除该晶体管结构上的部份氧化层，使位于该隔离结构上且位于第一与第二多晶硅层之间留下的该氧化层作为该电容器的介电层；最后再进行自行对准金属硅化物制程，此自行对准金属硅化物形成于该晶体管结构表面与该第二多晶硅层表面。
这样，便可利用自行对准金属硅化物制程中形成多晶硅电容器，并可节省一些形成该多晶硅电容器的制程步骤。
下面结合具体实施例及所附附图以对本发明进行进一步说明。
附图说明
图1是现有的具有多晶硅电容器的结构示意图。
图2至图6分别为本发明的制作多晶硅电容器的各步骤构造的剖视图。
标号说明：
10 半导体基底 12 浅沟渠隔离结构
14 晶体管栅极结构 16 轻掺杂源/漏极区域
18 栅极间隙壁 20 重掺杂源/漏极
22 第一多晶硅层 24 介电层
26 第二多晶硅层 30 半导体基底
32 浅沟渠隔离结构 34 多晶硅栅极结构
36 第一多晶硅层 38 轻掺杂区域
40 栅极间隙壁 42 重掺杂源/漏极区域
44 晶体管结构 46 氧化层
48 第二多晶硅层 50 图案化第二多晶硅层
52 钴金属层 54 氮化钛层
56 钴金属硅化物 58 PIP多晶硅电容器
具体实施方式
本发明是一种制造混合模拟元件的电容器的制造方式，此电容器以多晶硅(Poly InsulatorPoly，PIP)叠层方式形成于具有自行对准金属硅化物(Salicide)的制程结构中，并将自行对准金属硅化物制程中使用的自行对准金属硅化物阻障(salicide block)的氧化层直接作为该多晶硅电容器的介电层使用。
图2至图6分别为本发明的较佳实施例利用自行对准金属硅化物制程制作多晶硅电容器的各步骤构造剖视图；如图所示，本发明的制造方法包括下列步骤。
请参阅图2所示，首先，进行深次微米的标准制程，在一半导体基底30中形成有数个浅沟渠隔离(STI)结构32，然后在此半导体基底30上形成多晶硅栅极结构34，并同时在该浅沟渠隔离结构32上方形成一第一多晶硅层36，此即作为电容器的下层电极；再以栅极结构34为光刻，对半导体基底30进行一低浓度离子注入，以形成轻掺杂区域38；再在多晶硅栅极结构34的二侧壁形成栅极间隙壁40；另以多晶硅栅极结构34与栅极间隙壁40为光刻，对该基底30进行一高浓度的重离子注入，以形成重掺杂源/漏极区域42，进而完成一晶体管结构44之制作；而后进行一快速热回火处理，至此半导体基底30上的所述多个基本组件已制作完成。
请再参阅图2所示，利用化学气相沉积(CVD)技术，在半导体基底30表面形成一作为自行对准金属硅化物阻障的氧化层46，其厚度介于200埃()至2000埃之间，此氧化层46除可用来作为自行对准金属硅化物阻障之外，同时也可作为电容器的介电层使用。再于该氧化层46表面沉积形成一第二多晶硅层48。
接着，利用微影蚀刻制程，蚀刻去除部份的第二多晶硅层48，仅留下位于该半导体基底30表面的第一多晶硅层36上方的图案化第二多晶硅层50，如图3所示，以作为该电容器的上层电极。
如图4所示，利用微影蚀刻制程，去除该晶体管结构44上的部份所述氧化层46，使位于该浅沟渠隔离结构32上且位于该第一与第二多晶硅层36、50之间残留的该氧化层46作为该电容器的介电层，且此部份的氧化层46完全覆盖住第一多晶硅层36；且不能有金属硅化物生成的组件，如静电放电(ESD)结构、电阻器和电容器，此时须有氧化层46覆盖于其上，以避免于后续的自行对准金属硅化物的形成过程中产生金属硅化物。
然后，继续进行自行对准金属硅化物(Salicide)制程，如图5所示，在半导体基底30表面先溅镀形成一钴金属层52及一氮化钛(TiN)层54；再进行第一次高温快速加热(RTA)制程，使钛金属层52与晶体管结构44的多晶硅栅极34及重掺杂源/漏极区域42以及图案化第二多晶硅层50表面相接触的部份产生硅化反应而自行对准形成钴金属硅化物56；而未参与反应或反应后剩余的钴金属52与氮化钛层54将以湿蚀刻的方式选择性地加以去除；并进行第二次高温快速加热制程，如此即可在半导体基底30上形成如图6所示的稳定的自行对准的钴金属硅化物56结构。且该金属层52的材质除了为钴金属之外，亦可为钛、镍、钯或铂等其它金属。
其中，在形成具有自行对准金属硅化物的半导体制程结构中，由该第一多晶硅层36的下层电极、该氧化层46的介电层以及该图案化第二多晶硅层50的下层电极共同组成如图6所示的叠层状PIP多晶硅电容器58结构。
本发明将自行对准金属硅化物阻障的氧化层直接用来当作电容器的介电层，故可节省一些形成多晶硅电容器的制程步骤。
以上所述的具体实施例仅为了说明本发明的技术思想及特点，其目的在使本领域的普通技术人员能够了解本发明的内容并据以实施，本发明的保护范围并不仅局限于本具体实施方式，即凡依本发明所揭示的精神所作之等同变化或修饰，仍应涵盖在本发明的专利保护范围内。
Claims (11)
1、一种利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，包括下列步骤：
提供一半导体基底，其上形成有隔离结构与晶体管结构，且在形成该晶体管结构的多晶硅栅极时，还同时在该隔离结构上的该半导体基底表面形成作为电容器的下层电极的第一多晶硅层；
在该半导体基底表面形成一作为自行对准金属硅化物阻障的氧化层；
于该半导体基底上的该氧化层表面形成一图案化第二多晶硅层，使其位于该第一多晶硅层上方，以作为该电容器的上层电极；
去除该晶体管结构上的部份该氧化层，使位于该隔离结构上且位于该第一与第二多晶硅层之间残留的该氧化层作为该电容器的介电层；及
进行自行对准金属硅化物制程，使该自行对准金属硅化物形成于该半导体基底的该晶体管结构表面与该第二多晶硅层表面。
2、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中该隔离结构为浅沟渠隔离结构。
3、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中该晶体管结构包含多晶硅栅极结构、轻掺杂区域、栅极间隙壁及重掺杂源/漏极区域。
4、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中该氧化层是利用化学气相沉积方法形成的。
5、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中该该氧化层的厚度介于200埃()至2000埃之间。
6、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中形成该图案化第二多晶硅层的方法还包括：
形成一第二多晶硅层于该半导体基底上；
形成一图案化光阻于该第二多晶硅层表面；及
以该图案化光阻为光刻，蚀刻该第二多晶硅层，以便在该第一多晶硅层上方形成该图案化第二多晶硅层。
7、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中形成该自行对准金属硅化物的方法还包括：
在该半导体基底上形成一金属层；
进行高温加热处理，使该金属层与该晶体管结构及该图案化第二多晶硅层表面相接触的部份产生硅化反应，而自行对准形成金属硅化物；及
去除未反应成金属硅化物的该金属层。
8、根据权利要求7所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中该金属层的材质选自钴、钛、镍、钯及铂所组成的群组。
9、根据权利要求7所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中进行所述高温加热处理是采用快速加热制程完成的。
10、根据权利要求7所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中去除未反应金属层的步骤是利用湿蚀刻的方式选择性地去除的。
11、根据权利要求1所述的利用自行对准金属硅化物制程形成多晶硅电容器的方法，其特征在于，其中形成该自行对准金属硅化物的步骤后，还可进行一快速加热制程，以产生稳定的所述金属硅化物。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200310108060.7A CN1610096A (zh) | 2003-10-21 | 2003-10-21 | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 |
| US10/967,198 US7141469B2 (en) | 2003-10-21 | 2004-10-19 | Method of forming poly insulator poly capacitors by using a self-aligned salicide process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200310108060.7A CN1610096A (zh) | 2003-10-21 | 2003-10-21 | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1610096A true CN1610096A (zh) | 2005-04-27 |
Family
ID=34473868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200310108060.7A Pending CN1610096A (zh) | 2003-10-21 | 2003-10-21 | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7141469B2 (zh) |
| CN (1) | CN1610096A (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442459C (zh) * | 2005-11-24 | 2008-12-10 | 上海华虹Nec电子有限公司 | 自对准硅化物阻挡层的制作工艺方法 |
| CN101211844B (zh) * | 2006-12-27 | 2010-09-22 | 东部高科股份有限公司 | 制造半导体器件的方法 |
| CN101471263B (zh) * | 2007-12-27 | 2012-08-22 | 东部高科股份有限公司 | 制造晶体管的方法 |
| CN102969277A (zh) * | 2011-08-31 | 2013-03-13 | 格罗方德半导体公司 | 具有改进的硅化物厚度均匀性的金属氧化物半导体场效应晶体管集成电路和其制造方法 |
| CN103296027A (zh) * | 2012-02-28 | 2013-09-11 | 德克萨斯仪器股份有限公司 | 采用n沟道和p沟道mos晶体管的模拟浮动栅极存储器制造工艺 |
| CN106257647A (zh) * | 2015-06-18 | 2016-12-28 | 北大方正集团有限公司 | 嵌入pip电容的cmos的制作方法 |
| CN106257645A (zh) * | 2015-06-16 | 2016-12-28 | 北大方正集团有限公司 | Cmos器件的制作方法 |
| CN107293476A (zh) * | 2016-04-05 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体电容器及其制作方法和电子装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI413215B (zh) * | 2009-03-30 | 2013-10-21 | Vanguard Int Semiconduct Corp | 半導體裝置的製造方法 |
| US8558296B2 (en) * | 2011-03-23 | 2013-10-15 | Texas Instruments Incorporated | Low leakage capacitor for analog floating-gate integrated circuits |
| CN102420257A (zh) * | 2011-07-12 | 2012-04-18 | 上海华力微电子有限公司 | 金属-绝缘体-金属mos电容器的结构及其制作方法 |
| US8779550B2 (en) * | 2012-06-27 | 2014-07-15 | Texas Instruments Incorporated | Analog floating-gate capacitor with improved data retention in a silicided integrated circuit |
| US9570539B2 (en) * | 2015-01-30 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integration techniques for MIM or MIP capacitors with flash memory and/or high-κ metal gate CMOS technology |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303455B1 (en) * | 2000-03-31 | 2001-10-16 | United Microelectronics Corp. | Method for manufacturing capacitor |
| JP2002280459A (ja) * | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
-
2003
- 2003-10-21 CN CN200310108060.7A patent/CN1610096A/zh active Pending
-
2004
- 2004-10-19 US US10/967,198 patent/US7141469B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442459C (zh) * | 2005-11-24 | 2008-12-10 | 上海华虹Nec电子有限公司 | 自对准硅化物阻挡层的制作工艺方法 |
| CN101211844B (zh) * | 2006-12-27 | 2010-09-22 | 东部高科股份有限公司 | 制造半导体器件的方法 |
| CN101471263B (zh) * | 2007-12-27 | 2012-08-22 | 东部高科股份有限公司 | 制造晶体管的方法 |
| CN102969277A (zh) * | 2011-08-31 | 2013-03-13 | 格罗方德半导体公司 | 具有改进的硅化物厚度均匀性的金属氧化物半导体场效应晶体管集成电路和其制造方法 |
| CN103296027A (zh) * | 2012-02-28 | 2013-09-11 | 德克萨斯仪器股份有限公司 | 采用n沟道和p沟道mos晶体管的模拟浮动栅极存储器制造工艺 |
| CN106257645A (zh) * | 2015-06-16 | 2016-12-28 | 北大方正集团有限公司 | Cmos器件的制作方法 |
| CN106257647A (zh) * | 2015-06-18 | 2016-12-28 | 北大方正集团有限公司 | 嵌入pip电容的cmos的制作方法 |
| CN107293476A (zh) * | 2016-04-05 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体电容器及其制作方法和电子装置 |
| CN107293476B (zh) * | 2016-04-05 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体电容器及其制作方法和电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7141469B2 (en) | 2006-11-28 |
| US20050085046A1 (en) | 2005-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1264217C (zh) | 多重栅极结构及其制造方法 | |
| CN1610096A (zh) | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 | |
| CN1318869A (zh) | 制作多晶硅－多晶硅/mos叠层电容器的方法 | |
| CN102148137A (zh) | Mim电容器及其形成工艺 | |
| CN1628388A (zh) | 半导体器件及其形成方法 | |
| CN110854072B (zh) | 低电磁干扰功率器件终端结构的制造工艺 | |
| CN1217401C (zh) | 嵌入式存储器的接触插塞的制作方法 | |
| KR101937512B1 (ko) | 반도체 장치 및 이의 제조방법 | |
| US20010053601A1 (en) | Method of manufacturing MIS semiconductor device that can control gate depletion and has low resistance gate electrode to which germanium is added | |
| CN101150073A (zh) | 一种薄膜晶体管及其制造方法 | |
| CN1677621A (zh) | 金属－绝缘体－金属电容器之电极的制造方法 | |
| CN1195319C (zh) | 形成在源漏极上具有金属硅化物的晶体管的方法 | |
| CN1366332A (zh) | 制造金属氧化物半导体元件双层栅极的方法 | |
| KR100523658B1 (ko) | 구리 확산 장벽 제조 방법 | |
| CN1905138A (zh) | 半导体器件及其制造方法 | |
| CN1855392A (zh) | 半导体元件的制造方法及调整元件沟道区晶格距离的方法 | |
| CN1453837A (zh) | 自行对准金属硅化物的制造方法 | |
| CN100495657C (zh) | 降低导电层与掩模层间应力的方法以及制造栅极的方法 | |
| KR100515076B1 (ko) | 반도체 소자의 확산방지막 형성 방법 | |
| KR100633988B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100685876B1 (ko) | 커패시터 제조방법 | |
| KR19990055153A (ko) | 반도체 장치의 고유전체 캐패시터 제조방법 | |
| KR20010105885A (ko) | 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법 | |
| KR100265970B1 (ko) | 반도체장치의커패시터형성방법 | |
| CN1490868A (zh) | 混合模式制程 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |