CN107293476B - 一种半导体电容器及其制作方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体电容器及其制作方法和电子装置。所述方法包括：提供基底，在所述基底上形成有下部电极；在所述下部电极的上方形成绝缘层；在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；在所述间隙壁上形成自对准硅化物层，以形成上部电极。本发明通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，使得所述半导体电容器性能进一步提高。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体电容器及其制作方法和电子装置。
背景技术
多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器和多晶硅-绝缘体-多晶硅(PPS，Poly-Poly-Substrate)电容器在逻辑晶体管电路中被广泛应用于防止噪音和模拟器件的频率解调。
为了提高所述PIP电容的性能，所述多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器中选用自对准硅化物层作为上部电极，绝缘层，例如SiN，作为介电质，多晶硅层作为底部电极，以形成PIP电容。
在所述PIP电容的制备过程中所述绝缘层的侧壁的台阶高度较大，导致所述在所述绝缘层上形成的多晶硅层的侧壁部分呈竖直状态，引起所述多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能进行自对准硅化物的形成，使得器件遭受信号错误，影响多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器的性能。
因此，需要对目前所述多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体电容器的制备方法，所述方法包括：
提供基底，在所述基底上形成有下部电极；
在所述下部电极的上方形成绝缘层；
在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
在所述间隙壁上形成自对准硅化物层，以形成上部电极。
可选地，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分呈平滑的曲线。
可选地，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
可选地，在所述下部电极和所述绝缘层上形成间隙壁的步骤包括：
在所述下部电极和所述绝缘层上形成间隙壁材料层，以覆盖所述下部电极和所述绝缘层；
在所述间隙壁上形成间隙壁掩膜层；
以所述间隙壁掩膜层为掩膜蚀刻所述间隙壁材料层，以形成所述间隙壁，所述间隙壁包括位于所述下部电极和所述绝缘层的侧壁上的部分和位于所述基底上的部分；
去除所述间隙壁掩膜层。
可选地，在所述间隙壁上形成自对准硅化物层的步骤包括：
沉积半导体材料层，以覆盖所述间隙壁；
对所述半导体材料层图案化，以去除所述间隙壁上方之外的部分；
将所述半导体材料进行自对准硅化物工艺，以形成所述自对准硅化物层。
可选地，形成所述下部电极和所述绝缘层的步骤包括：
提供下部电极材料层，并进行高温氧化，以在所述下部电极材料层表面形成氧化物；
在所述下部电极材料层上形成绝缘层；
在所述绝缘层上形成图案化的掩膜层；
以所述掩膜层为掩膜蚀刻所述绝缘层，以去除部分所述绝缘层；
以所述绝缘层为掩膜蚀刻所述下部电极材料层和所述氧化物，以形成所述下部电极。
可选地，所述半导体电容器包括PIP电容器。
本发明还提供了一种半导体电容器，所述半导体电容器包括：
下部电极；
绝缘层，位于所述下部电极的上方；
间隙壁，位于所述下部电极和所述绝缘层上，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
上部电极，包括自对准硅化物层，位于所述间隙壁上。
可选地，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分呈平滑的曲线，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
本发明还提供了一种电子装置，包括上述的半导体电容器。
综上所述，本发明通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，使得所述半导体电容器性能进一步提高。
此外，在所述制备方法中选用间隙壁掩膜层替换了现有技术中的所述自对准硅化物阻挡层，避免了形成自对准硅化物阻挡层的步骤，所述方法更加简洁，而且可以避免交叉阻抗性(cross over resistance)，同时还可以具有更低的静电和动态损失，进一步提高所述器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的半导体电容器的制作方法的步骤流程图；
图2a至图2j示出了根据本发明一实施方式的半导体电容器的制作方法依次实施所获得结构的剖面示意图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了提高所述PIP电容的性能，所述多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器中选用自对准硅化物层作为上部电极，绝缘层，例如SiN，作为介电质，多晶硅层作为底部电极，以形成PIP电容。
在所述PIP电容的制备过程包括：
提供下部电极；
在所述下部电极的上方形成绝缘层，以作为介电质；
在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分呈坡度平缓的结构；
对所述间隙壁进行图案化，以去除间隙壁中的水平部分；
在所述间隙壁上形成半导体材料层，所述半导体材料层位于所述下部电极和所述绝缘层的侧壁上的部分呈坡度平缓的结构；
对半导体材料层进行图案化，以去除水平部分中多余的部分；
在所述半导体材料层上形成自对准硅化物阻挡层，以覆盖所述半导体材料层；
然后对所述自对准硅化物阻挡层进行图案化并去除，最后，对所述半导体材料层执行自对准硅化物工艺，以形成自对准硅化物层，以作为上部电极。
在所述方法中所述半导体材料层位于所述下部电极和所述绝缘层的侧壁上的部分呈坡度平缓的结构；引起所述多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物，使得器件遭受信号错误，影响多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器的性能。
同时，由于需要形成自对准硅化物阻挡层等步骤，使得整个工艺步骤更加繁琐。
本发明为了解决上述问题，提供了一种半导体电容器的制备方法，所述方法包括：
提供基底，在所述基底上形成有下部电极；
在所述下部电极的上方形成绝缘层，以作为介电质；
在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
在所述间隙壁上形成自对准硅化物层，以作为上部电极。
其中，在所述方法中所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分的坡度为平滑的曲线。
可选地，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，使得所述半导体电容器性能进一步提高。
此外，在所述制备方法中选用间隙壁掩膜层替换了现有技术中的所述自对准硅化物阻挡层，避免了形成自对准硅化物阻挡层的步骤，所述方法更加简洁，而且可以避免交叉阻抗性(cross over resistance)，同时还可以具有更低的静电和动态损失，进一步提高所述器件的性能和良率。
实施例一
鉴于上述问题的存在，本发明提供一种半导体电容器及其制作方法，下面结合图1以及图2a至图2j对本发明的半导体电容器和制作方法做详细说明。
其中，图1为示出了根据本发明一实施方式的半导体电容器的制作方法的步骤流程图，具体包括：
步骤S1：提供基底，在所述基底上形成有下部电极；
步骤S2：在所述下部电极的上方形成绝缘层；
步骤S3：在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
步骤S4：在所述间隙壁上形成自对准硅化物层，以形成上部电极。
下面结合图2a至图2j对所述方法作进一步的说明，其中图2a至图2j示出了根据本发明一实施方式的半导体电容器的制作方法依次实施所获得结构的剖面示意图。
首先，执行步骤一：提供基底，在所述基底上形成有下部电极；在所述下部电极的上方形成绝缘层，以作为介电质。
具体地，如图2a所示，首先提供基底，例如所述基底选用半导体衬底，在所述半导体衬底内形成掺杂阱，所述掺杂阱由浅沟槽隔离结构与半导体衬底的其他区域隔离；在所述掺杂阱表面形成隧穿介质层。
所述半导体衬底用于为后续工艺提供工作平台，所述的半导体衬底为硅衬底、绝缘体上硅(SOI)衬底、锗硅衬底、氮化硅衬底、碳化硅衬底或砷化镓等III-V族化合物衬底等。
需要说明的是，现有工艺在形成半导体电容器，并进一步形成逻辑晶体管电路时，为满足现有技术需求，半导体衬底其他区域表面还需要形成高压晶体管、中压晶体管和低压晶体管；而所述高压晶体管、中压晶体管和低压晶体管中的栅介质层与半导体电容器中的介质层均为氧化硅，因此后续工艺形成的介质层，与高压晶体管、中压晶体管和低压晶体管中的栅介质层同时形成。
然而，目前的技术需求有时为了节约成本，并不需要在逻辑晶体管电路中形成中压晶体管，但现有用于形成逻辑晶体管电路的工艺流程无法改变，否则将极大地增加生产成本；因此本发明的发明人提供的半导体电容器的形成方法，能够精确控制介质层的厚度因此所述半导体电容器的形成方法应用更广泛，且节约了生产成本。
在本实施例中，所述通过浅沟槽隔离结构隔离的半导体衬底的其他区域的用于形成其他半导体电容器，所述半导体电容器包括：低压晶体管和高压晶体管，并最终形成逻辑晶体管电路；所述低压晶体管和高压晶体管用于使所形成的逻辑晶体管电路在一定的工作电压范围内能够分别由低电压和高电压驱动，以满足不同的技术需求；所述低压晶体管的工作电压范围为1V～2V，所述高压晶体管的工作电压范围为10V～15V。
所述掺杂阱的形成工艺为离子注入工艺，注入离子为N型离子或P型离子，较佳的为N型离子；所述N型离子为磷离子或砷离子，所述P型离子为碳离子或硼离子；当所述注入离子为N型离子时，所形成的半导体电容器更稳定。
所述浅沟槽隔离结构和所述隧穿介质层的材料为氧化硅，所述隧穿介质层的形成工艺为热氧化工艺或沉积工艺，较佳的为热氧化工艺。
在所述隧穿介质层表面形成下部电极材料层201，例如所述隧穿介质层表面形成第一多晶硅层，且所述第一多晶硅层的材料为掺杂多晶硅，所掺杂的离子为磷、砷、碳或硼。
所述第一多晶硅层的厚度为1000～1500埃，所述第一多晶硅层的材料为掺杂多晶硅，所掺杂的离子为P型离子或N型离子，且所掺杂的离子的导电类型与掺杂阱的导电类型相同，较佳的是掺杂N型离子，则所形成的半导体电容器更稳定；所述第一多晶硅层的形成工艺为低压化学气相沉积工艺(LPCVD)；在本实施例中，所掺杂的离子为磷，则所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
进一步，在所述第一多晶硅层表面形成高温氧化物层202。
在本实施例中，所述高温氧化物层202的形成工艺为高温氧化物沉积工艺，所述高温氧化物沉积工艺能够形成厚度较大的氧化硅层。
其中，高温氧化物层202的厚度为20～100埃；例如高温氧化物层202的厚度为50埃.
高温氧化物层202的形成工艺为高温氧化物沉积工艺；所述高温氧化物沉积工艺温度为780～800℃，反应气体为硅烷和一氧化二氮；所述高温氧化物沉积工艺能够精确控制所形成的氧化物薄膜的厚度，使所形成的高温氧化物层202的厚度能够精确控制，进而使所最终形成的半导体电容器的性能更优良，工作状态更稳定。
执行步骤二：在所述高温氧化物层202上形成绝缘层203，以作为介电质。
具体地，如图2b所示，在该步骤中，所述绝缘层203包括氧化物或者氮化物，例如所述绝缘层203包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
在该实施例中所述绝缘层203包括SiN，其中，所述绝缘层203的厚度为1-20千埃，但并不局限于该数值范围。
具体地，为了使所述下部电极和所述绝缘层达到目标尺寸所述方法还可以进一步对所述下部电极和所述绝缘层图案化的步骤，具体包括：
在所述绝缘层上形成图案化的掩膜层，例如所述掩膜层可以选用容易去除的材料，例如可以选用光刻胶层，并对所述光刻胶层曝光，以形成目标图案，例如形成目标的平面图案。
然后，如图2c所示，以所述掩膜层为掩膜蚀刻所述绝缘层，以去除部分所述绝缘层；在本发明的一具体实施例中，采用干法刻蚀所述绝缘层，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
接着，如图2d所示，以所述绝缘层为掩膜蚀刻所述下部电极材料层和所述氧化物，以形成所述下部电极。
最后去除所述掩膜层，例如可以通过灰化法去除所述掩膜层。
执行步骤三：在所述下部电极和所述绝缘层上形成间隙壁，其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度。
具体地，如图2e所示，在一个示例中，间隙壁的形成方法可以包括，首先沉积间隙壁材料层，在所述下部电极和所述绝缘层上形成间隙壁材料层，以覆盖所述下部电极和所述绝缘层；其中，所述间隙壁材料层包括氧化物和/或氮化物，并不局限于某一种。
其中，所述间隙壁材料层包括水平部分和坡度平缓的竖直部分，竖直部分位于所述下部电极和所述绝缘层的侧壁上，而所述水平部分位于所述半导体衬底上，其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分为坡度平滑的曲线，具有较为平缓的坡度，具体地，所述平缓的坡度是指所述台阶并非直上直下的垂直角度，而是呈平缓状态，例如所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角，而并非为直角或者接近直角。
然后，如图2f所示，在所述间隙壁材料层上形成间隙壁掩膜层。
其中，所述间隙壁掩膜层可以选用光刻胶层，所述间隙壁掩膜层覆盖所述间隙壁材料层的坡度平缓的竖直部分以及部分的水平部分。
然后，以所述间隙壁掩膜层为掩膜蚀刻所述间隙壁，以去除水平方向上多余的部分，如图2g所示，在该步骤中既可以采用干法刻蚀也可以采用湿法刻蚀去除部分所述间隙壁材料层。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffersolution of hydrofluoric acid(BHF))。上述刻蚀方法仅作为示例，对于其它对于间隙壁材料层具有高的选择性的刻蚀方法也可适用于本发明。
最后，去除所述间隙壁掩膜层。
执行步骤四：在所述间隙壁上形成自对准硅化物层，以作为上部电极。
具体地，在所述间隙壁上形成自对准硅化物层的步骤包括：
沉积半导体材料层，以覆盖所述间隙壁；具体地，如图2h所示，在所述间隙壁上沉积第二多晶硅层205。
所述第二多晶硅层205的厚度为1000～5000埃，所述第二多晶硅层的形成工艺与第一多晶硅层的形成工艺相同，在此不作赘述。
接着，对所述半导体材料层图案化，以去除所述间隙壁上方之外的部分，如图2i所示；
例如在所述半导体材料层上形成图案化的掩膜层，例如所述掩膜层可以选用容易去除的材料，例如可以选用光刻胶层，并对所述光刻胶层曝光，以形成目标图案，例如形成目标的平面图案。
以所述掩膜层为掩膜蚀刻半导体材料层，以去除所述间隙壁上方之外的部分；在本发明的一具体实施例中，采用干法刻蚀所述绝缘层，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
最后，将所述半导体材料进行自对准硅化物工艺，以形成所述自对准硅化物层206,如图2j所示，。
具体地，在半导体材料表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与半导体材料接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
金属硅化层(silicide)区域的形成，首先沉积金属层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
至此，完成了本发明实施例的半导体电容器制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，使得所述半导体电容器性能进一步提高。
此外，在所述制备方法中选用间隙壁掩膜层替换了现有技术中的所述自对准硅化物阻挡层，避免了形成自对准硅化物阻挡层的步骤，所述方法更加简洁，而且可以避免交叉阻抗性(cross over resistance)，同时还可以具有更低的静电和动态损失，进一步提高所述器件的性能和良率。
实施例二
本发明还提供一种半导体电容器，所述半导体电容器包括：
下部电极；
绝缘层，位于所述下部电极的上方，以作为介电质；
间隙壁，位于所述下部电极和所述绝缘层上，其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
上部电极，包括自对准硅化物层，位于所述间隙壁上。
其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分为坡度平滑的曲线，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
所述电容器还包括半导体衬底，在所述半导体衬底内形成掺杂阱，所述掺杂阱由浅沟槽隔离结构与半导体衬底的其他区域隔离；在所述掺杂阱表面形成隧穿介质层。
所述半导体衬底用于为后续工艺提供工作平台，所述的半导体衬底为硅衬底、绝缘体上硅(SOI)衬底、锗硅衬底、氮化硅衬底、碳化硅衬底或砷化镓等III-V族化合物衬底等。
需要说明的是，现有工艺在形成半导体电容器，并进一步形成逻辑晶体管电路时，为满足现有技术需求，半导体衬底其他区域表面还需要形成高压晶体管、中压晶体管和低压晶体管；而所述高压晶体管、中压晶体管和低压晶体管中的栅介质层与半导体电容器中的介质层均为氧化硅，因此后续工艺形成的介质层，与高压晶体管、中压晶体管和低压晶体管中的栅介质层同时形成。
所述浅沟槽隔离结构和所述隧穿介质层的材料为氧化硅，所述隧穿介质层的形成工艺为热氧化工艺或沉积工艺，较佳的为热氧化工艺。
在所述隧穿介质层表面形成下部电极材料层201，例如所述隧穿介质层表面形成第一多晶硅层，且所述第一多晶硅层的材料为掺杂多晶硅，所掺杂的离子为磷、砷、碳或硼。
所述第一多晶硅层的厚度为1000～1500埃，所述第一多晶硅层的材料为掺杂多晶硅，所掺杂的离子为P型离子或N型离子，且所掺杂的离子的导电类型与掺杂阱的导电类型相同，较佳的是掺杂N型离子，则所形成的半导体电容器更稳定；所述第一多晶硅层110的形成工艺为低压化学气相沉积工艺(LPCVD)；在本实施例中，所掺杂的离子为磷，则所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
进一步，在所述第一多晶硅层表面形成有高温氧化物层202。
在本实施例中，所述高温氧化物层202的形成工艺为高温氧化物沉积工艺，所述高温氧化物沉积工艺能够形成厚度较大的氧化硅层。
其中，高温氧化物层202的厚度为20～100埃；例如高温氧化物层202的厚度为50埃.
在所述高温氧化物层202上形成有绝缘层203，以作为介电质。
具体地，在该步骤中，所述绝缘层203包括氧化物或者氮化物，例如所述绝缘层203包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
在该实施例中所述绝缘层203包括SiN，其中，所述绝缘层203的厚度为1-20千埃，但并不局限于该数值范围。
在所述下部电极和所述绝缘层上形成有间隙壁204，其中，所述间隙壁204中位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度。
其中，所述间隙壁材料层包括水平部分和坡度平缓的部分，坡度平缓的部分位于所述下部电极和所述绝缘层的侧壁上，而所述水平部分位于所述半导体衬底上，其中，所述间隙壁中位于所述下部电极和所述绝缘层的侧壁上的部分为坡度平滑的曲线，具有较为平缓的坡度，具体地，所述平缓的坡度是指所述台阶并非直上直下的垂直角度，而是呈平缓状态，例如所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角，而并非为直角或者接近直角。
本发明通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，而且可以避免交叉阻抗性(cross over resistance)，同时还可以具有更低的静电和动态损失，进一步提高所述器件的性能和良率。
在所述间隙壁上形成有自对准硅化物层，以作为上部电极。
具体地，在所述间隙壁上形成自对准硅化物层的步骤包括：
沉积半导体材料层，以覆盖所述间隙壁；具体地，在所述间隙壁上沉积第二多晶硅层205。
所述第二多晶硅层205的厚度为1000～5000埃，所述第二多晶硅层的形成工艺与第一多晶硅层的形成工艺相同，在此不作赘述。
接着，对所述半导体材料层图案化，以去除所述间隙壁上方之外的部分；
例如在所述半导体材料层上形成图案化的掩膜层，例如所述掩膜层可以选用容易去除的材料，例如可以选用光刻胶层，并对所述光刻胶层曝光，以形成目标图案，例如形成目标的平面图案。
以所述掩膜层为掩膜蚀刻半导体材料层，以去除所述间隙壁上方之外的部分；在本发明的一具体实施例中，采用干法刻蚀所述绝缘层，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
最后，将所述半导体材料进行自对准硅化物工艺，以形成所述自对准硅化物层206。
具体地，在半导体材料表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与半导体材料接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体电容器，该半导体电容器为前述实施例二中的半导体电容器，或根据实施例一所述的半导体电容器的制作方法所制得的半导体电容器。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体电容器的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体电容器具有更高的性能，该电子装置同样具有上述优点。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体电容器，或根据实施例一所述的半导体电容器的制作方法所制得的半导体电容器，通过改变所述间隙壁的坡度，使得后续步骤中所述自对准硅化物的覆盖性能提高，而且在使得所述自对准硅化物厚度更加均匀，避免了多晶硅层在形成自对准硅化物过程中不够完全，厚度较小，或者完全不能形成自对准硅化物的问题，而且可以避免交叉阻抗性(cross over resistance)，同时还可以具有更低的静电和动态损失，进一步提高所述器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体电容器的制备方法，其特征在于，所述方法包括：
提供基底，在所述基底上形成有下部电极；
在所述下部电极的上方形成绝缘层；
在所述下部电极和所述绝缘层上形成间隙壁，所述间隙壁位于所述绝缘层的顶部表面上和位于所述下部电极和所述绝缘层的侧壁上，以完全覆盖所述下部电极和所述绝缘层，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度，以提高预定形成的自对准硅化物层的覆盖性能；
在所述间隙壁上形成自对准硅化物层，以形成上部电极。
2.根据权利要求1所述的方法，其特征在于，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分呈平滑的曲线。
3.根据权利要求2所述的方法，其特征在于，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
4.根据权利要求1所述的方法，其特征在于，在所述下部电极和所述绝缘层上形成间隙壁的步骤包括：
在所述下部电极和所述绝缘层上形成间隙壁材料层，以覆盖所述下部电极和所述绝缘层；
在所述间隙壁上形成间隙壁掩膜层；
以所述间隙壁掩膜层为掩膜蚀刻所述间隙壁材料层，以形成所述间隙壁，所述间隙壁包括位于所述下部电极和所述绝缘层的侧壁上的部分和位于所述基底上的部分；
去除所述间隙壁掩膜层。
5.根据权利要求1所述的方法，其特征在于，在所述间隙壁上形成自对准硅化物层的步骤包括：
沉积半导体材料层，以覆盖所述间隙壁；
对所述半导体材料层图案化，以去除所述间隙壁上方之外的部分；
将所述半导体材料进行自对准硅化物工艺，以形成所述自对准硅化物层。
6.根据权利要求1所述的方法，其特征在于，形成所述下部电极和所述绝缘层的步骤包括：
提供下部电极材料层，并进行高温氧化，以在所述下部电极材料层表面形成氧化物；
在所述下部电极材料层上形成绝缘层；
在所述绝缘层上形成图案化的掩膜层；
以所述掩膜层为掩膜蚀刻所述绝缘层，以去除部分所述绝缘层；
以所述绝缘层为掩膜蚀刻所述下部电极材料层和所述氧化物，以形成所述下部电极。
7.根据权利要求1所述的方法，其特征在于，所述半导体电容器包括多晶硅-绝缘体-多晶硅电容器。
8.一种通过权利要求1至7之一所述方法制备的半导体电容器，其特征在于，所述半导体电容器包括：
下部电极；
绝缘层，位于所述下部电极的上方；
间隙壁，位于所述下部电极和所述绝缘层上，其中，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分具有平缓的坡度；
上部电极，包括自对准硅化物层，位于所述间隙壁上。
9.根据权利要求8所述的半导体电容器，其特征在于，所述间隙壁位于所述下部电极和所述绝缘层的侧壁上的部分呈平滑的曲线，所述曲线的切线与所述基底用于形成所述下部电极的表面之间的夹角为锐角。
10.一种电子装置，其特征在于，包括如权利要求8至9之一所述的半导体电容器。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113745226B (zh) * | 2021-09-07 | 2023-12-05 | 福建省晋华集成电路有限公司 | 一种电容结构、电容结构制备方法以及半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1610096A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 |
| TW200516703A (en) * | 2003-11-04 | 2005-05-16 | Grace Semiconductor Mfg Corp | Method of forming poly insulator poly capacitor by self-aligned silicide process |
| KR20060067387A (ko) * | 2004-12-15 | 2006-06-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8193605B2 (en) * | 2009-05-07 | 2012-06-05 | United Microelectronics Corp. | Bipolar junction transistor integrated with PIP capacitor and method for making the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686237B1 (en) * | 2002-10-31 | 2004-02-03 | Texas Instruments Incorporated | High precision integrated circuit capacitors |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2016
- 2016-04-05 CN CN201610208298.4A patent/CN107293476B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1610096A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 |
| TW200516703A (en) * | 2003-11-04 | 2005-05-16 | Grace Semiconductor Mfg Corp | Method of forming poly insulator poly capacitor by self-aligned silicide process |
| KR20060067387A (ko) * | 2004-12-15 | 2006-06-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8193605B2 (en) * | 2009-05-07 | 2012-06-05 | United Microelectronics Corp. | Bipolar junction transistor integrated with PIP capacitor and method for making the same |
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