JP2010219541A - 半導体装置およびその製造方法 - Google Patents

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和朗 冨田
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Abstract

【課題】リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供する。
【解決手段】マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成され、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３が、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２のポリサイドとして構成されている。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、特に複数の層を重ね合わせことで形成される半導体装置における位置合わせの向上に関するものである。
近年、素子の高集積化に伴い、そのデザインルールはますます小さくなり、製造プロセスも平坦化技術や、新規材料の使用により複雑なものとなっている。特に、コンタクトホールや配線が微細化し、コンタクトホールや配線の位置合わせに高い精度が要求され、より高度な位置合わせ技術が必要とされつつある。
コンタクトホールや配線の形成にはステッパと呼称される露光装置が使用され、縮小投影レンズ系で投影されるマスクパターンをＸＹ方向に移動させながら繰り返して露光することで、半導体基板全面に複数の回路パターンを形成する。
図４１はリソグラフィ工程におけるステッパの動作を模式的に説明する図である。図４１に示すように、半導体基板ＳＢ上には１回の露光で投影される露光領域ＥＲが全面に渡って複数形成されている。露光領域ＥＲにそれぞれ複数回の露光を施し、異なるパターンを重ね合わせることで半導体装置が形成されることになる。
パターンの重ね合わせに際しては位置合わせのためのアライメントマークが必要となり、また、重ね合わせが終了した後には重ね合わせが正しく行われているかを確認する重ね合わせ検査マークが必要であり、各露光領域ＥＲにはこれらのマークが設けられている。
一般に、露光領域は複数の半導体素子が形成される素子形成領域が大部分を占め、残りの余白部分にアライメントマークおよび重ね合わせ検査マークが形成される。図４２に露光領域ＥＲの概略構成を示す。図４２においては２つの素子形成領域ＳＲが間隔を開けて配設され、両者の間の余白部分ＢＲに重ね合わせ検査マークＯＬＭ１およびアライメントマークＡＬＭ１が設けられるとともに、２つの素子形成領域ＳＲを囲む余白部分ＢＲの４隅に重ね合わせ検査マークＯＬＭ２〜５が設けられた構成となっている。また、重ね合わせ検査マークＯＬＭ２とＯＬＭ３との中間にはアライメントマークＡＬＭ２が配設されている。
なお、図４２においては５つの重ね合わせ検査マークと、２つのアライメントマークとを配設した構成を示したが、何れのマークも配設個数はこれに限定されるものではない。また、本発明はアライメントマーク、重ね合わせ検査マークの何れにも適用可能なため、以後の説明（発明の実施の形態の説明も含む）においてはアライメントマーク、重ね合わせ検査マークの区別はせず、両者を総称して位置確認マークと呼称する。
図４３に位置確認マークの一例として、位置確認マークＭＫ１の平面図を示す。図４３に示すように位置確認マークＭＫ１は所定長さの細長形状の複数のマーク構造体１０が間隔を開けて平行に配列されて構成されている。
図４４に、図４３に示すＡ−Ａ線での断面構成を示す。図４４に示すように、マーク構造体１０は、シリコン基板１０１上に形成されたゲート酸化膜１０２（厚さ約１０ｎｍの熱酸化膜）と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成されている。
ゲート配線層１０３は、例えば厚さ１００ｎｍのドープトポリシリコン層１０３１と、厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）層１０３２の２層で構成されたポリサイドであり、絶縁膜１０４は、例えば、厚さ約２００ｎｍのＴＥＯＳ（tetra ethyl orthosilicate）酸化膜で構成され、サイドウォール１０５は、例えば厚さ５０ｎｍのＴＥＯＳ酸化膜で構成されている。
このように構成されたマーク構造体１０の配列を覆うように、ストッパー絶縁膜１０６が配設されている。ストッパー絶縁膜１０６は、厚さ５０ｎｍの半透明のシリコン窒化膜である。そして、ストッパー絶縁膜１０６を覆うように層間絶縁膜１０７が、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、その最表面はＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化されている。
そして、層間絶縁膜１０７上には不透明なビット線層１０９が、例えば厚さ１００ｎｍのドープトポリシリコン層１０９１と、厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）層１０９２のポリサイドとして構成されている。
マーク構造体１０はＭＯＳトランジスタのゲートと実質的に同じ構造を有しているが、これは、図４２に示す素子形成領域ＳＲにおいて半導体素子の１つとしてＭＯＳトランジスタを形成する際に、そのゲートと同じ形成工程で同時にマーク構造体１０を形成するからであり、位置確認マークＭＫ１の配設のために専用の工程を設けることによる工程数の増加を防止するための手法である。従って、マーク構造体１０はダミーのゲートであり、ゲートとしては機能しない。
また、ストッパー絶縁膜１０６は、素子形成領域ＳＲにおいて層間絶縁膜１０７を貫通して半導体基板１０１に達するコンタクトホールを自己整合的に設ける際のエッチングストッパーとなる絶縁膜であり、素子形成領域ＳＲのＭＯＳトランジスタ形成時にも配設される。
層間絶縁膜１０７も素子形成領域ＳＲにおいて同様に設けられ、ＣＭＰ法を用いて平坦化された層間絶縁膜１０７上にはビット線層１０９が設けられる。
このように、マーク構造体１０はＭＯＳトランジスタのゲートと同じ工程で形成され、マーク構造体１０の上部には平坦化された層間絶縁膜１０７を介して不透明なビット線層１０９が形成されるので、以下のような問題がある。
すなわち、ビット線層１０９をパターニングして所定のビット線パターンを形成する場合、マーク構造体１０で構成される位置確認マークＭＫ１を用いて、ステッパのマスクパターンの位置合わせ（アライメント）を行い、また、ビット線パターン形成後は当該パターンが正確な位置に重ね合わされているかを位置確認マークＭＫ１を用いて検査することになるが、何れの場合も不透明膜であるビット線層１０９を通してマーク構造体１０を計測することになり、計測に使用する可視光がビット線層１０９をほとんど透過せず、マーク構造体１０の段差がほとんど計測できない。また、層間絶縁膜１０７が平坦化されているので、マーク構造体１０の存在が層間絶縁膜１０７の形状からは判らないといった問題があった。
また、半透明膜であるストッパー絶縁膜１０６の影響により計測に使用する可視光の強度が弱まり、コントラストが低下して、精度良く測定できないという問題もあった。
以上は、ＭＯＳトランジスタのゲートと実質的に同じ構造のマーク構造体１０の配列で形成された位置確認マークＭＫ１について説明したが、マーク構造体の構成はゲート構造に限定されるものではない。
図４５にマークの一例として、位置確認マークＭＫ２の平面図を示す。図４５に示すように位置確認マークＭＫ２は、酸化膜７３４上に所定長さの細長形状の開口部が間隔を開けて平行に配列されて構成されている。
図４６に、図４５に示すＢ−Ｂ線での断面構成を示す。図４６に示すように、位置確認マークＭＫ２は、シリコン基板１０１上に形成された層間絶縁膜７１７を選択的に矩形状に除去してシリコン基板１０１が部分的に露出した開口部ＯＰと、開口部ＯＰに埋め込まれた厚さ５０ｎｍのドープトポリシリコン層７３３と、ドープトポリシリコン層７３３上に形成された酸化膜７３４とで構成されている。なお、層間絶縁膜７１７の主面表面とドープトポリシリコン層７３３との間には絶縁膜７２６が形成されている。酸化膜７３４は開口部を完全に埋め込むには至らず、開口部ＯＰに対応する開口部７４８を形成している。また、開口部７４８の壁面には側壁部７３５が形成されている。
層間絶縁膜７１７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、その最表面はＣＭＰ法を用いて平坦化されている。絶縁膜７２６は、厚さ５０ｎｍの半透明のシリコン窒化膜であり、酸化膜７３４は厚さ６００ｎｍのＢＰＴＥＯＳ（boro-phosphoＴＥＯＳ）膜である。また、側壁部７３５は例えば５０ｎｍのドープトポリシリコンで形成されている。
ここで、図４２に示す素子形成領域ＳＲにおいて位置確認マークＭＫ２に対応するスタックトキャパシタＳＣの構成を図４７を用いて説明する。図４７に示すようにスタックトキャパシタＳＣは、シリコン基板１０１上に形成された層間絶縁膜７１７および絶縁膜７２６を貫通するように選択的に配設されたコンタクトホール７０８と、当該コンタクトホール７０８を埋め込むように配設されたボトムストレージノード７３３と、ボトムストレージノード７３３上に配設されたストレージノード芯７３４と、ストレージノード芯７３４を囲むように形成された側壁部７３５とを備えて構成されている。
このように、位置確認マークＭＫ２の絶縁膜７２６、ドープトポリシリコン層７３３、酸化膜７３４、側壁部７３５は、それぞれスタックトキャパシタＳＣの絶縁膜７２６、ボトムストレージノード７３３、ストレージノード芯７３４、側壁部７３５に対応し、それぞれ同じ工程で形成される。また、位置確認マークＭＫ２の開口部ＯＰはスタックトキャパシタＳＣのコンタクトホール７０８と同じ工程で形成されるが、コンタクトホール７０８の開口寸法が、例えば０．２μｍ程度であるのに対し、開口部ＯＰは例えば２μｍ以上というように、寸法上では大きな差異がある。
ここで問題になるのは、位置確認マークＭＫ２の開口部７４８の壁面に形成された側壁部７３５の存在である。スタックトキャパシタＳＣにおいて、ストレージノード芯７３４は不要であり、例えば気相フッ酸を用いた選択エッチングにより除去し、ボトムストレージノード７３３、側壁部７３５の輪郭に沿うように誘電体膜を形成し、当該誘電体膜の輪郭に沿うようにセルプレートと呼称されるボトムストレージノード７３３に対する対向電極を形成することでストレージノードが完成する。
そして、ストレージノード芯７３４の除去に際して、位置確認マークＭＫ２の酸化膜７３４も除去されるが、これに伴って側壁部７３５が剥離して、これが素子形成領域ＳＲに付着すると素子を短絡して、不良品を発生させる原因となり、製造歩留を著しく低下させるという問題があった。
以上説明したように従来の半導体装置の製造方法においては、リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークが計測できなかったり、計測精度が著しく低下するといった問題があるとともに、マークの構成によっては、半導体装置と同時に形成した場合にマークにとっては不要な構成も付随的に形成され、それが半導体装置の製造プロセスの過程で異物となって、半導体装置の不良の原因となり、製造歩留を低下させるという問題があった。
本発明は上記のような問題点を解消するためになされたもので、リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備え、前記半導体素子は、第１の配線層と、前記第１の配線層を覆う第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、少なくとも前記第２の層間絶縁膜上に形成された第２の配線層とを有し、前記位置確認マークは、前記第１の層間絶縁膜を選択的に除去して形成された開口部と、前記開口部内に、前記第１の配線層を有して形成されたマーク構造体と、前記第１の層間絶縁膜上から前記マーク構造体上にかけて配設され、前記マーク構造体の輪郭に対応する凹凸を有した輪郭形状を有する前記第２の層間絶縁膜と、前記第２の層間絶縁膜の輪郭に沿って配設された前記第２の配線層とを有する。
本発明に係る請求項２記載の半導体装置は、前記第２の配線層は、不透明あるいは半透明であって、前記第２の配線層のパターニングに際しては、前記位置確認マークを構成する前記第２の配線層の凹凸形状を位置確認のためのマークとして計測する。
本発明に係る請求項３記載の半導体装置は、前記半導体素子は記憶素子であって、ＭＯＳトランジスタと、該ＭＯＳトランジスタに電気的に接続されるキャパシタを含み、前記第１の配線層はゲート配線層であって、前記マーク構造体は、前記ＭＯＳトランジスタのゲート構造と同じ構造であり、前記第２の配線層は、前記キャパシタのセルプレートである。
本発明に係る請求項４記載の半導体装置は、半導体基板と、前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備え、前記半導体素子は、前記半導体基板上に配設された層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、少なくとも前記コンタクトホールを埋めるように配設された第１の導体膜とを有し、前記位置確認マークは、前記層間絶縁膜を貫通するように形成された複数のマークホールと、少なくとも前記複数のマークホールを埋めるように配設された第２の導体膜とを有する。
本発明に係る請求項５記載の半導体装置は、前記半導体素子はキャパシタであって、前記第１の導体膜はストレージノードであって、前記ストレージノードは、前記コンタクトホールから突出するように配設され、前記キャパシタは、前記ストレージノードの突出した部分を囲んで前記層間絶縁膜に垂直に延在する導体の第１の側壁部をさらに有し、前記第２の導体膜は、前記第１の導体膜と同じ導体膜の一部をなし、前記複数のマークホールを埋めるとともに、前記複数のマークホール間に渡るように前記層間絶縁膜上に形成され、前記位置確認マークは、前記第１の側壁部と略同一の構成であって、前記第２の導体膜の外周端縁部を囲んで前記層間絶縁膜に垂直に延在する導体の第２の側壁部をさらに有する。
本発明に係る請求項６記載の半導体装置は、半導体基板と、前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備え、前記半導体素子は、前記半導体基板上に配設された層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、前記コンタクトホールを埋め込む導体のプラグと、前記コンタクトホールを覆い、前記プラグに電気的に接続するように配設されたバリアメタル層と、前記バリアメタル層上に形成された導体膜と、を有し、前記位置確認マークは、前記層間絶縁膜を貫通するように形成された複数のマークホールと、前記半導体基板側とは反対側の端部が前記複数のマークホール内に奥まって位置するように配設された導体のリセスプラグと、前記複数のマークホールを覆い、前記リセスプラグに電気的に接続するように配設された前記バリアメタル層と、前記バリアメタル層上に形成された前記導体膜と、を有する。
本発明に係る請求項７記載の半導体装置は、半導体基板と、前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備え、前記半導体素子は、前記半導体基板上に配設された層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、前記コンタクトホールを埋め込む導体のプラグと、前記コンタクトホールを覆い、前記プラグに電気的に接続するように配設されたバリアメタル層と、前記バリアメタル層上に形成された導体膜と、を有し、前記位置確認マークは、前記層間絶縁膜の所定領域をリセスしたリセス領域と、前記リセス領域の前記層間絶縁膜を貫通するように形成された複数のマークホールと、前記半導体基板側とは反対側の端部が前記複数のマークホールから突出するように配設された導体の突出プラグと、前記複数のマークホールを覆い、前記突出プラグに電気的に接続するように配設された前記バリアメタル層と、前記バリアメタル層上に形成された前記導体膜と、を有する。
本発明に係る請求項８記載の半導体装置は、前記複数のマークホールの開口寸法は、前記コンタクトホールの開口寸法と同じ程度から最大でも２倍程度までである。
本発明に係る請求項９記載の半導体装置は、前記複数のマークホールは、前記コンタクトホールと同じ工程で形成される。
本発明に係る請求項１０記載の半導体装置の製造方法は、半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、(ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域に、絶縁膜を介して第１の配線層を形成する工程と、(ｂ)前記第１の配線層の上部および側面に、それぞれ上部酸化膜およびサイドウォール酸化膜を形成する工程と、(ｃ)前記上部酸化膜および前記サイドウォール酸化膜を覆うように窒化膜を形成する工程と、(ｄ)前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、(ｅ)前記第１の領域の前記層間絶縁膜を貫通して、少なくとも前記サイドウォール酸化膜上から前記半導体基板上に渡る前記窒化膜に達するように自己整合的にコンタクトホールを形成するとともに、前記位置確認マークの形成領域に合わせて、前記第２の領域の前記層間絶縁膜を選択的に除去して開口部を形成し、前記窒化膜を露出させる工程と、(ｆ)前記コンタクトホールおよび前記開口部の底部に露出する前記窒化膜を除去して、前記コンタクトホールを前記半導体基板にまで延在させるとともに、前記開口部内に、前記工程(ａ)および工程(ｂ)で形成された前記絶縁膜、前記第１の配線層、前記上部酸化膜および前記サイドウォール酸化膜で構成されるマーク構造体を残す工程と、(ｇ)前記第１および第２の領域を覆うように第２の配線層を形成し、前記コンタクトホールに前記第２の配線層を埋め込むとともに、前記マーク構造体の輪郭に沿って前記第２の配線層を配設する工程と、を備え、前記工程(ｆ)および工程(ｇ)で、前記位置確認マークを形成する。
本発明に係る請求項１１記載の半導体装置の製造方法は、半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、(ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域に、絶縁膜を介して第１の配線層を形成する工程と、(ｂ)前記第１の配線層の上部に上部酸化膜を形成する工程と、(ｃ)前記第１の領域の前記第１の配線層および前記上部酸化膜の側面にサイドウォール酸化膜を形成する工程と、(ｄ)前記第１の領域の前記上部酸化膜および前記サイドウォール酸化膜を覆うとともに、前記第２の領域の前記第１の配線層および前記上部酸化膜を覆う窒化膜を形成する工程と、(ｅ)前記第２の領域の前記第１の配線層および前記上部酸化膜を覆う前記窒化膜を選択的に除去して、サイドウォール窒化膜を形成する工程と、(ｆ)前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、(ｇ)前記第１の領域の前記層間絶縁膜を貫通して、少なくとも前記サイドウォール酸化膜上から前記半導体基板上に渡る前記窒化膜に達するように自己整合的にコンタクトホールを形成するとともに、前記位置確認マークの形成領域に合わせて、前記第２の領域の前記層間絶縁膜を選択的に除去して開口部を形成し、前記窒化膜を露出させるとともに、前記上部酸化膜を除去する工程と、(ｈ)前記コンタクトホールおよび前記開口部の底部に露出する前記窒化膜を除去して、前記コンタクトホールを前記半導体基板にまで延在させるとともに、前記開口部内に、前記工程(ａ)、工程(ｂ)および工程(ｅ)で形成された前記絶縁膜、前記第１の配線層および前記サイドウォール窒化膜で構成されるマーク構造体を残す工程と、(ｉ)前記第１および第２の領域を覆うように第２の配線層を形成し、前記コンタクトホールに前記第２の配線層を埋め込むとともに、前記開口部内に露出する前記マーク構造体の輪郭に沿って前記第２の配線層を配設する工程と、を備え、前記工程(ｈ)および(ｉ)で、前記位置確認マークを形成する。
本発明に係る請求項１２記載の半導体装置の製造方法は、半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、(ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、(ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、(ｃ)前記コンタクトホールおよび前記複数のマークホールを埋めるように前記第１および第２の領域の前記層間絶縁膜上に導体膜を形成する工程と、(ｄ)前記導体膜上に絶縁膜を形成する工程と、(ｅ)前記コンタクトホール上に前記絶縁膜が残るとともに、前記複数のマークホール上および前記複数のマークホール間上に前記導体膜が残るように前記絶縁膜および前記導体膜を選択的に除去する工程と、(ｆ)前記コンタクトホール上の前記導体膜および前記絶縁膜の側面、および、前記複数のマークホール上および前記複数のマークホール間上の前記導体膜および前記絶縁膜の側面にそれぞれ導体の側壁部を形成する工程と、(ｇ)前記絶縁膜を除去する工程と、を備え、前記工程(ｂ)ないし工程(ｇ)で前記位置確認マークを形成する。
本発明に係る請求項１３記載の半導体装置の製造方法は、半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、(ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、(ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、(ｃ)前記コンタクトホールおよび前記複数のマークホールを導体のプラグで埋める工程と、(ｄ)前記複数のマークホール内の前記プラグの、前記半導体基板とは反対側の端部が前記複数のマークホール内に奥まって位置するように、前記プラグを部分的に除去してリセスプラグを形成する工程と、(ｅ)前記第１および第２の領域を覆い、前記コンタクトホール内の前記プラグおよび前記複数のマークホール内の前記リセスプラグに電気的に接続するようにバリアメタル層を配設した後、前記バリアメタル層上に導体膜を形成する工程と、を備え、前記工程(ｂ)ないし工程(ｅ)で前記位置確認マークを形成する。
本発明に係る請求項１４記載の半導体装置の製造方法は、半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、(ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、(ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、(ｃ)前記コンタクトホールおよび前記複数のマークホールを導体のプラグで埋める工程と、(ｄ)前記複数のマークホールが形成された前記第２の領域の前記層間絶縁膜の所定領域をリセスしてリセス領域を形成し、前記プラグの前記半導体基板側とは反対側の端部を前記複数のマークホールから突出させて突出プラグとする工程と、(ｅ)前記第１および第２の領域を覆い、前記コンタクトホール内の前記プラグおよび前記複数のマークホールから突出する前記突出プラグに電気的に接続するようにバリアメタル層を配設した後、前記バリアメタル層上に導体膜を形成する工程と、を備え、前記工程(ｂ)ないし工程(ｅ)で前記位置確認マークを形成する。
本発明に係る請求項１５記載の半導体装置の製造方法は、前記工程(ｂ)は、前記複数のマークホールの開口寸法を、前記コンタクトホールの開口寸法と同じ程度から最大でも２倍程度とする工程を含む。
本発明に係る請求項１６記載の半導体装置の製造方法は、前記層間絶縁膜を形成する工程は、化学機械研磨法により前記層間絶縁膜を平坦化する工程を含む。
本発明に係る請求項１記載の半導体装置によれば、位置確認マークが、マーク構造体の輪郭に対応する凹凸を有した輪郭形状を有する第２の層間絶縁膜と、第２の層間絶縁膜の輪郭に沿って配設された第２の配線層とを有するので、マーク構造体の段差は第２の層間絶縁膜の凹凸の段差として残り、ひいては第２の配線層の凹凸の段差として残って、マーク構造体を第２の配線層越しに間接的に計測することがでる。従って、例えば第２の配線層をパターニングして所定の配線パターンを形成する場合、マーク構造体を第２の配線層越しに間接的に計測してステッパのマスクパターンの位置合わせ（アライメント）を行い、また、所定の配線パターン形成後は当該パターンが正確な位置に重ね合わされているかを位置確認マークを用いて検査することができる。
本発明に係る請求項２記載の半導体装置によれば、第２の配線層が、不透明あるいは半透明である場合、第２の配線層のパターニングに際しては、第２の配線層の凹凸形状をマーク構造体として計測することでマーク構造体を第２の配線層越しに間接的に計測することができ、重ね合わせずれなどの不具合は発生しない。
本発明に係る請求項３記載の半導体装置によれば、マーク構造体をＭＯＳトランジスタのゲート構造と同じとし、第２の配線層をキャパシタのセルプレートと同じとすることで、位置確認マークを形成するための専用の工程を設ける場合に比べて製造工程を簡略化できる。
本発明に係る請求項４記載の半導体装置によれば、位置確認マークが、層間絶縁膜を貫通するように形成された複数のマークホールと、少なくとも複数のマークホールを埋めるように配設された第２の導体膜とを有するので、位置確認マークはホール形状のマークと言うことができ、コンタクトホール内に第１の導体膜を有した半導体素子の形成に適したマークとなる。すなわち、ホール形状のマークを用いてホール形状のパターンを重ね合わせる際には、ライン形状のマークを用いてホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
本発明に係る請求項５記載の半導体装置によれば、半導体素子がキャパシタである場合、ストレージノードに接続されるコンタクトホールとマークホールの開口寸法を同程度とすることで、キャパシタを形成する工程を経ることによって、マークホールの上部にはキャパシタと同様の構成を形成できる。すなわち、ストレージノードの突出した部分を第１の側壁部が取り囲んだ構造のキャパシタにおいて、位置確認マークは、第１の側壁部と同じ工程で形成され、第２の導体膜の外周端縁部を囲んで層間絶縁膜に垂直に延在する導体の第２の側壁部を有する構成となるので、第２の導体膜と第２の側壁部とが一体となり、第２の導体膜と第２の側壁部とで規定される領域に製造過程でのみ必要となる絶縁膜が形成される場合に、当該絶縁膜を除去しても、第２の側壁部が剥離して例えばエッチング溶液中を浮遊するという現象が発生せず、第２の側壁部が半導体素子を短絡して、不良品を発生させるということが防止でき、製造歩留りが低下することが防止できる。
本発明に係る請求項６記載の半導体装置によれば、位置確認マークが、層間絶縁膜を貫通するように形成された複数のマークホールと、半導体基板側とは反対側の端部が複数のマークホール内に奥まって位置するように配設された導体のリセスプラグを有し、リセスプラグに電気的に接続するようにバリアメタル層が配設されているので、マークホールの位置に対応するバリアメタルの表面が窪み、さらにその上の導体膜にも当該窪みが表れるため、マークホールで構成される位置確認マークを精度良く計測できる。また、ホール形状のマークを用いて半導体素子のホール形状のパターンを重ね合わせることになり、ライン形状のマークを用いてホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
本発明に係る請求項７記載の半導体装置によれば、位置確認マークが、層間絶縁膜の所定領域をリセスしたリセス領域と、リセス領域の層間絶縁膜を貫通するように形成された複数のマークホールと、半導体基板側とは反対側の端部が複数のマークホールから突出するように配設された導体の突出プラグを有し、突出プラグに電気的に接続するようにバリアメタル層が配設されているので、マークホールの位置に対応するバリアメタル層およびその上の導体膜の表面が盛り上がるので、バリアメタルおよび導体膜が不透明であっても、マークホールで構成される位置確認マークを精度良く計測できる。また、ホール形状のマークを用いてホール形状のパターンを重ね合わせることになり、ライン形状のマークを用いて半導体素子のホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
本発明に係る請求項８記載の半導体装置によれば、複数のマークホールの開口寸法が、コンタクトホールの開口寸法と同じ程度から最大でも２倍程度までであるので、複数のマークホールをコンタクトホールと同様に埋め込むことができ、半導体素子と同様の構成を有した位置確認マークを得ることができる。
本発明に係る請求項９記載の半導体装置によれば、複数のマークホールを、コンタクトホールと同じ工程で形成することで、マークホール形成に専用の工程を設ける場合に比べて製造工程を簡略化できる。
本発明に係る請求項１０および請求項１１記載の半導体装置の製造方法によれば、マーク構造体の輪郭に沿って第２の配線層が配設され、マーク構造体の段差が第２の配線層の凹凸として残り、マーク構造体を第２の配線層越しに間接的に計測することが可能な位置確認マークを半導体素子と同じ工程で得ることができる。
本発明に係る請求項１２記載の半導体装置の製造方法によれば、位置確認マークが、マーク構造体の輪郭に対応する凹凸を有した輪郭形状を有する第２の層間絶縁膜と、第２の層間絶縁膜の輪郭に沿って配設された第２の配線層とを有し、マーク構造体の段差が第２の層間絶縁膜の凹凸の段差として残り、ひいては第２の配線層の凹凸の段差として残って、マーク構造体を第２の配線層越しに間接的に計測することが可能な位置確認マークを半導体素子と同じ工程で得ることができる。
本発明に係る請求項１３記載の半導体装置の製造方法によれば、マークホールの位置に対応するバリアメタルの表面が窪み、さらにその上の導体膜にも当該窪みが表れ、マークホールで構成される位置確認マークを精度良く計測することが可能な位置確認マークを半導体素子と同じ工程で得ることができる。
本発明に係る請求項１４記載の半導体装置の製造方法によれば、マークホールの位置に対応するバリアメタル層およびその上の導体膜の表面が盛り上がるので、バリアメタルおよび導体膜が不透明であっても、マークホールで構成される位置確認マークを精度良く計測することが可能な位置確認マークを半導体素子と同じ工程で得ることができる。
本発明に係る請求項１５記載の半導体装置の製造方法によれば、複数のマークホールの開口寸法を、コンタクトホールの開口寸法と同じ程度から最大でも２倍程度とすることで、複数のマークホールをコンタクトホールと同様に埋め込むことができ、半導体素子と同様の構成を有した位置確認マークを得ることができる。
本発明に係る請求項１６記載の半導体装置の製造方法によれば、化学機械研磨法により層間絶縁膜を平坦化するので、層間絶縁膜を精度良く平坦化でき、半導体装置の小型化を促進できる。
本発明に係る実施の形態１のマーク部の平面構成を説明する図である。 本発明に係る実施の形態１のマーク部の断面構成を説明する図である。 本発明に係る実施の形態１のマーク部の製造工程を説明する図である。 本発明に係る実施の形態１のマーク部の製造工程を説明する図である。 本発明に係る実施の形態１のマーク部の製造工程を説明する図である。 本発明に係る実施の形態１の半導体素子の製造工程を説明する図である。 本発明に係る実施の形態１の半導体素子の製造工程を説明する図である。 本発明に係る実施の形態１の半導体素子の製造工程を説明する図である。 本発明に係る実施の形態１の半導体素子の製造工程を説明する図である。 本発明に係る実施の形態１のマーク部の断面構成の変形例を説明する図である。 本発明に係る実施の形態１のマーク部の断面構成の変形例を説明する図である。 本発明に係る実施の形態２のマーク部の平面構成を説明する図である。 本発明に係る実施の形態２のマーク部の断面構成を説明する図である。 本発明に係る実施の形態２のマーク部の製造工程を説明する図である。 本発明に係る実施の形態２のマーク部の製造工程を説明する図である。 本発明に係る実施の形態２のマーク部の製造工程を説明する図である。 本発明に係る実施の形態３のマーク部の平面構成を説明する図である。 本発明に係る実施の形態３のマーク部の断面構成を説明する図である。 本発明に係る実施の形態３の半導体素子の断面構成を説明する図である。 本発明に係る実施の形態３のマーク部の製造工程を説明する図である。 本発明に係る実施の形態３のマーク部の製造工程を説明する図である。 本発明に係る実施の形態３のマーク部の製造工程を説明する図である。 本発明に係る実施の形態３のマーク部の製造工程を説明する図である。 本発明に係る実施の形態４のマーク部の平面構成を説明する図である。 本発明に係る実施の形態４のマーク部の断面構成を説明する図である。 本発明に係る実施の形態４の半導体素子の断面構成を説明する図である。 本発明に係る実施の形態４のマーク部の製造工程を説明する図である。 本発明に係る実施の形態４のマーク部の製造工程を説明する図である。 本発明に係る実施の形態４のマーク部の製造工程を説明する図である。 本発明に係る実施の形態４のマーク部の製造工程を説明する図である。 本発明に係る実施の形態５のマーク部の平面構成を説明する図である。 本発明に係る実施の形態５のマーク部の断面構成を説明する図である。 本発明に係る実施の形態５のマーク部の製造工程を説明する図である。 本発明に係る実施の形態５のマーク部の製造工程を説明する図である。 本発明に係る実施の形態５のマーク部の製造工程を説明する図である。 本発明に係る実施の形態６のマーク部の平面構成を説明する図である。 本発明に係る実施の形態６のマーク部の断面構成を説明する図である。 本発明に係る実施の形態６のマーク部の製造工程を説明する図である。 本発明に係る実施の形態６のマーク部の製造工程を説明する図である。 本発明に係る実施の形態６のマーク部の製造工程を説明する図である。 リソグラフィ工程におけるステッパの動作を模式的に説明する図である。 露光領域の概略構成を示す図である。 従来のマーク部の平面構成を説明する図である。 従来のマーク部の断面構成を説明する図である。 従来のマーク部の平面構成を説明する図である。 従来のマーク部の断面構成を説明する図である。 スタックトキャパシタの構成を説明する断面図である。
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１の半導体装置のマーク部の構成について図１および図２を用いて説明する。図１に位置確認マークＭＫ１１の平面図を示す。図１に示すように位置確認マークＭＫ１１は、所定長さの細長形状の複数のマーク構造体１００が矩形状の開口部１０８の内部に間隔を開けて平行に配列されて構成されている。
図２に、図１に示すＡ−Ａ線での断面構成を示す。図２に示すように、マーク構造体１００は、シリコン基板１０１上に形成されたストッパー絶縁膜１０６および層間絶縁膜１０７を選択的に除去して形成された開口部１０８内のシリコン基板（例えばＰ型シリコン基板で、１０Ω・cmの比抵抗を有する）１０１上に形成されている。
マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２（厚さ約１０ｎｍの熱酸化膜）と、ゲート酸化膜１０２上に形成されたゲート配線層１０３（第１の配線層）と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成されている。
なお、マーク構造体１００はＭＯＳトランジスタのゲートと実質的に同じ構造を有しているが、これは、素子形成領域（図４２参照）において半導体素子の１つとしてＭＯＳトランジスタを形成する際に、そのゲートと同じ形成工程で同時にマーク構造体１００を形成するからであるが、マーク構造体１００はゲートとしては機能しない。従って、マーク構造体１００はダミーのゲートと言うことができる。
ゲート配線層１０３は、例えば厚さ１００ｎｍのドープトポリシリコン層１０３１と、厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）層１０３２の２層で構成されたポリサイドであり、絶縁膜１０４は、例えば、厚さ２００ｎｍのＴＥＯＳ（tetra ethyl orthosilicate）酸化膜で構成され、サイドウォール１０５は、例えば厚さ５０ｎｍのＴＥＯＳ酸化膜で構成されている。また、ストッパー絶縁膜１０６は、厚さ５０ｎｍの半透明のシリコン窒化膜であり、層間絶縁膜１０７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、その最表面はＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化されている。
そして、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３（第２の配線層）が、例えば厚さ１００ｎｍのドープトポリシリコン層１１３１と、厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）層１１３２のポリサイドとして構成されている。
なお、図１は、図２の構成を上部から見た状態を忠実に図示したものではなく、開口部１０８やマーク構造体１００の配置状態を判りやすく示すために、開口部１０８内のビット線層１１３は省略している。
＜Ａ−２．作用効果＞
ビット線層１１３は層間絶縁膜１０７の上部、開口部１０８を規定する層間絶縁膜１０７の側面、開口部１０８の底面のシリコン基板１０８を覆い、マーク構造体１００の輪郭に沿うように形成されるので、マーク構造体１００の段差はビット線層１１３の凹凸として残り、マーク構造体１００をビット線層１１３越しに間接的に計測することができる。
従って、例えばビット線層１１３をパターニングして所定のビット線パターンを形成する場合、マーク構造体１００で構成される位置確認マークＭＫ１１を用いて、ステッパのマスクパターンの位置合わせ（アライメント）を行い、また、ビット線パターン形成後は当該パターンが正確な位置に重ね合わされているかを位置確認マークＭＫ１１を用いて検査することになるが、ビット線層１１３が不透明であるとないとに関わらず、マーク構造体１００の段差を確実に計測できるので、マークが計測できないことによる重ね合わせずれなどの不具合は発生しない。
また、素子形成領域において層間絶縁膜１０７を貫通して半導体基板１０１に達するコンタクトホールを自己整合的に設ける際のエッチングストッパーとなる半透明のストッパー絶縁膜１０６は、マーク構造体１００の上部には形成されず、ストッパー絶縁膜１０６の存在により、計測に使用される可視光の強度が弱められるということはなく、位置確認マークＭＫ１１のコントラストの低下が防止できるとともに、ストッパー絶縁膜１０６の膜厚変動によるコントラストの変化の問題も発生しないので、精度の良いマーク計測が可能となる。
＜Ａ−３．製造方法＞
図１および図２を用いて説明した位置確認マークＭＫ１１を有する半導体装置の製造方法について工程を順に示した図３〜図９を用いて説明する。
まず、シリコン基板１０１上に、図３に示すゲート酸化膜１０２となるシリコン酸化膜を１０ｎｍ厚さで形成し、その上にゲート配線層１０３となるポリサイド層を、例えば厚さ１００ｎｍのドープトポリシリコン層と、厚さ１００ｎｍのタングステンシリサイド層を積層することで形成する。そして、ポリサイド層上に絶縁膜１０４となる絶縁膜を、例えば厚さ２００ｎｍのＴＥＯＳ酸化膜で形成し、当該ＴＥＯＳ酸化膜上にレジストマスクを形成して選択的にエッチングして絶縁膜１０４を形成した後、絶縁膜１０４をマスクとして下部の各層を選択的にエッチングする。続いて、全面的に例えば５０ｎｍのＴＥＯＳ酸化膜を形成し、当該ＴＥＯＳ酸化膜が絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面にのみ残るように選択的にエッチングすることでサイドウォール１０５を形成してマーク構造体１００を形成する。
次に、ストッパー絶縁膜１０６を、例えば厚さ５０ｎｍのシリコン窒化膜で全面的に形成し、ストッパー絶縁膜１０６の上に、例えば厚さ６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで図３に示す層間絶縁膜１０７を得る。
次に、図４に示す工程において、マーク構造体１００が形成された部分の層間絶縁膜１０７を除去するように、層間絶縁膜１０７上にレジスト２１０をパターニングし、当該レジスト２１０を用いて層間絶縁膜１０７をドライエッチング等により選択的に除去して開口部１０８を形成する。
ここで、ストッパー絶縁膜１０６は層間絶縁膜１０７のエッチングによっては除去されないように窒化膜で構成されているので、下部の絶縁膜１０４やゲート配線層１０３の形状を崩すことなく層間絶縁膜１０７が除去される。
次に、図５に示す工程において、開口部１０８内のストッパー絶縁膜１０６を除去し、マーク構造体１００を露出させる。
ストッパー絶縁膜１０６のエッチングは、シリコン基板１０１ができるだけエッチングされない条件、例えばＣＦ4等のエッチングガスを用いたドライエッチングにより行う。
最後に、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけて、例えば厚さ１００ｎｍのドープトポリシリコン層１１３１と、厚さ１００ｎｍのタングステンシリサイド層１１３２を順に積層し、ビット線層１１３を形成することで、図２に示した位置確認マークＭＫ１１の構成を得る。
ここで、素子形成領域（図４２参照）において図３〜図４に対応する工程で形成されるＭＯＳトランジスタの製造工程を、図６〜図９を用いて説明する。
図３を用いて説明した工程と同じ工程で、図６に示すようにシリコン基板１０１上にゲート構造体ＧＴを形成する。図６においては２つのゲート構造体ＧＴを間隔を開けて配設した例を示すが、これは一例である。
なお、ゲート構造体ＧＴの構成はマーク構造体１００と同様であることは言うまでもない。ただし、ゲート構造体ＧＴの配設間隔はマーク構造体１００の配設間隔よりも遙かに小さいことが多いのは言うまでもない。
なお、ゲート構造体ＧＴ上にはストッパー絶縁膜１０６および層間絶縁膜１０７が積層されている。
次に、図４を用いて説明した工程と同じ工程で、図７に示すように、２つのゲート構造体ＧＴ上に渡るホールパターンを有するレジスト２１０を層間絶縁膜１０７上にパターニングし、当該レジスト２１０を用いて層間絶縁膜１０７をドライエッチング等により選択的に除去して、コンタクトホールＣＨ１を形成する。
先に説明したように、ストッパー絶縁膜１０６は層間絶縁膜１０７のエッチングによっては除去されないように窒化膜で構成されているので、下部のゲート構造体ＧＴはエッチングされず、コンタクトホールＣＨ１はゲート構造体ＧＴの配設パターンによって自己整合的に形成されることになる。
次に、図５を用いて説明した工程と同じ工程で、図８に示すように、コンタクトホールＣＨ１内のストッパー絶縁膜１０６を除去し、ゲート構造体ＧＴを露出させる。
最後に、図９に示す工程において、層間絶縁膜１０７の上部からゲート構造体ＧＴの上部にかけて、例えば厚さ１００ｎｍのドープトポリシリコン層１１３１と、厚さ１００ｎｍのタングステンシリサイド層１１３２を順に積層し、ビット線層１１３を形成することで、ビット線層１１３がシリコン基板１０１に接続され、ＭＯＳトランジスタが完成する。
ここで、ビット線層１１３が接続されるシリコン基板１０１の表面内には、サイドウォール１０５を形成後、事前に半導体不純物が注入されている（工程は省略）。
なお、半導体素子としてはＭＯＳトランジスタだけでなく、例えば層間絶縁膜１０７よりも上層にスタックトキャパシタ等を形成することで所定の半導体素子を完成させた後は、素子形成領域の周辺の余白部分をダイシングラインとし、個々の素子形成領域がそれぞれ半導体チップとなるように分割することになる。従って、マークの大きさ、形成する位置によっては、半導体チップに痕跡を残さない場合もあるが、通常は部分的にせよマークが半導体チップに痕跡を残すことになる。
このように、本実施の形態においては、素子形成領域においてＭＯＳトランジスタを形成するのと同じ工程で位置確認マークＭＫ１１を形成するので、位置確認マークＭＫ１１の形成に伴う工程数の増加はなく、製造コストは増加しない。そして、得られた位置確認マークＭＫ１１は層間絶縁膜１０７で覆われず、マーク構造体１００の段差はビット線層１１３の凹凸として残るので、マーク構造体１００をビット線層１１３越しに間接的に計測することができる。
また、半透明のストッパー絶縁膜１０６は、マーク構造体１００の上部には形成されず、ストッパー絶縁膜１０６の存在により、計測に使用される可視光の強度が弱められるということはなく、位置確認マークＭＫ１１のコントラストの低下が防止できるとともに、ストッパー絶縁膜１０６の膜厚変動によるコントラストの変化の問題も発生しないので、精度の良いマーク計測が可能となる。
＜Ａ−４．変形例＞
以上の説明においては、素子形成領域におけるＭＯＳトランジスタの製造工程において、コンタクトホールＣＨ１を形成するのと同じ工程で、位置確認マークＭＫ１１の開口部１０８を形成する例について説明したが、開口部１０８はマーク部にのみ専用のマスクを用いて形成するようにしても良い。
また、層間絶縁膜１０７の平坦化にはＣＭＰ法を使用する例を示したが、ＡＰＬ（Applied PLanarization）法による平坦化や、ＳＯＧ（spin on glass）塗布や、ＢＰＳＧ（boro-phospho silicate glass）やＢＰＴＥＯＳをリフローすることで層間絶縁膜を形成し、これらをエッチバックして平坦化するようにしても良い。
また、以上の説明においては、平坦化された層間絶縁膜１０７を示したが、平坦化されていない層間絶縁膜についても本発明は有効である。すなわち、図１０に示すように、例えば６００ｎｍのＴＥＯＳ酸化膜を形成し、平坦化を行わない場合には、マーク構造体１００の凹凸が、層間絶縁膜１０７Ａの凹凸として表れる。従って、この凹凸をマークとして計測することもできるが、層間絶縁膜の厚さによっては凹凸が不明確になり、精度の良いマーク計測が不可能となる場合もある。そこで、マーク構造体１００の上部の層間絶縁膜１０７Ａおよびストッパー絶縁膜１０６を選択的に除去することで、図１１に示す構成が得られ、マーク構造体１００の段差はビット線層１１３の凹凸の段差として残り、マーク構造体１００を確実に計測することができるようになる。
なお、図１０および図１１おいて、図２に示す構成と同一の構成については同一の符号を付し、重複する説明は省略する。
また、実施の形態１においては、ビット線層１１３がドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２とのポリサイドで構成された構成について示したが、タングステンシリサイド層の代わりに、チタンシリサイド層（ＴｉＳｉ）、コバルトシリサイド層（ＣｏＳｉ）、タンタルシリサイド層（ＴａＳｉ）、モリブデンシリサイド層（ＭｏＳｉ）などであっても良い。
また、ポリサイドの代わりに、Ａｌ、ＡｌＣｕ、ＡｌＳｉＣｕ、Ｗ、Ｃｏ、Ｔｉ、Ｃｕ、Ｐｔ、Ｒｕなどの金属膜でも良い。
また、ＴｉＮ、ＴａＯ、ＲｕＯ2、ＢＳＴ（ＢａＳｒＴｉＯ3）、ＳｒＴｉＯ3、ＰＺＴ（ジルコン酸チタン酸鉛）などの高誘電体材料でも良い。
また、実施の形態１においては、ストッパー絶縁膜１０６の厚さが５０ｎｍとして説明したが、１００〜３００ｎｍ程度でも良く、また半透明膜か不透明膜かは、計測する波長と層間絶縁膜の材質（屈折率、吸収係数）および膜厚により決まる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２の半導体装置のマーク部の構成について図１２および図１３を用いて説明する。図１２に位置確認マークＭＫ１２の平面図を示す。図１２に示すように位置確認マークＭＫ１２は所定長さの細長形状の複数のマーク構造体２００が矩形状の開口部３０８の内部に間隔を開けて平行に配列されて構成されている。
図１３に、図１２に示すＢ−Ｂ線での断面構成を示す。図１３に示すように、マーク構造体２００は、シリコン基板１０１上に形成されたストッパー絶縁膜１０６および層間絶縁膜１０７を選択的に除去して形成された開口部３０８内のシリコン基板１０１上に形成されている。
マーク構造体２００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３（第１の配線層）と、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール３０５とで構成されている。
なお、図２を用いて説明した位置確認マークＭＫ１１と同一の構成については同一の符号を付し、重複する説明は省略する。
サイドウォール３０５は、例えば厚さ５０ｎｍのシリコン窒化膜で構成され、製造上の理由によりゲート配線層１０３の上主面よりも突出している。
そして、層間絶縁膜１０７の上部からマーク構造体２００の上部にかけては、不透明なビット線層１１３（第２の配線層）が、例えば厚さ１００ｎｍのドープトポリシリコン層１１３１と、厚さ１００ｎｍのタングステンシリサイド層１１３２のポリサイドとして構成されている。
なお、図１２は、図１３の構成を上部から見た状態を忠実に図示したものではなく、開口部３０８やマーク構造体２００の配置状態を判りやすく示すために、開口部３０８内のビット線層１１３は省略しており、また、サイドウォール３０５は透明膜であるので、マーク構造体２００として見えているのはゲート配線層１０３のタングステンシリサイド層１０３２である。
＜Ｂ−２．作用効果＞
ビット線層１１３は層間絶縁膜１０７の上部、開口部３０８を規定する層間絶縁膜１０７の側面、開口部１０８の底面のシリコン基板１０１を覆い、マーク構造体２００の輪郭に沿うように形成されるので、マーク構造体２００の段差はビット線層１１３の凹凸の段差として残り、マーク構造体２００をビット線層１１３越しに間接的に計測することができる。
従って、例えばビット線層１１３をパターニングして所定のビット線パターンを形成する場合、マーク構造体２００で構成される位置確認マークＭＫ１２を用いて、ステッパのマスクパターンの位置合わせ（アライメント）を行い、また、ビット線パターン形成後は当該パターンが正確な位置に重ね合わされているかを位置確認マークＭＫ１２を用いて検査することになるが、ビット線層１１３が不透明であるとないとに関わらず、マーク構造体２００の段差を確実に計測できるので、マークが計測できないことによる重ね合わせずれなどの不具合は発生しない。
また、素子形成領域において層間絶縁膜１０７を貫通して半導体基板１０１に達するコンタクトホールを自己整合的に設ける際のエッチングストッパーとなる半透明のストッパー絶縁膜１０６は、マーク構造体２００の上部には形成されず、ストッパー絶縁膜１０６の存在により、計測に使用される可視光の強度が弱められるということはなく、位置確認マークＭＫ１２のコントラストの低下が防止できるとともに、ストッパー絶縁膜１０６の膜厚変動によるコントラストの変化の問題も発生しないので、精度の良いマーク計測が可能となる。
＜Ｂ−３．製造方法＞
図１２および図１３を用いて説明した位置確認マークＭＫ１２を有する半導体装置の製造方法について工程を順に示した図１４〜図１６を用いて説明する。
まず、シリコン基板１０１上に、図１４に示すゲート酸化膜１０２となるシリコン酸化膜を、１０ｎｍ厚さで形成し、その上にゲート配線層１０３となるポリサイド層を、例えば厚さ１００ｎｍのドープトポリシリコン層と、厚さ１００ｎｍのタングステンシリサイド層を積層することで形成する。そして、ポリサイド層上に絶縁膜１０４となる絶縁膜を、例えば厚さ２００ｎｍのＴＥＯＳ酸化膜で形成し、当該ＴＥＯＳ酸化膜上にレジストマスクを形成して選択的にエッチングして絶縁膜１０４を形成した後、絶縁膜１０４をマスクとして下部の各層を選択的にエッチングする。
次に、ストッパー絶縁膜３０６を、例えば５０ｎｍのシリコン窒化膜で全面的に形成し、図１４に示すようにストッパー絶縁膜３０６上にレジスト４１０を形成し、位置確認マークＭＫ１２を形成する部分が開口部となるようにレジスト４１０をパターニングする。
なお、素子形成領域（図４２参照）においては、図６を用いて説明したように、図１４に対応する工程でゲート構造体ＧＴが形成され、ゲート構造体ＧＴを覆うようにストッパー絶縁膜３０６が形成される。ただし、図１４に対応する工程では図６に示すような層間絶縁膜１０７はまだ形成されない。
ここで、図１４においては図６に示すようなサイドウォール１０５は形成されていないが、これはサイドウォール１０５となるＴＥＯＳ酸化膜の形成工程において、マーク部をマスクで覆い、当該酸化膜が形成されないようにしたためである。
次に、図１５に示す工程において、レジスト４１０を用いてストッパー絶縁膜３０６をドライエッチング等により選択的に除去し、当該ストッパー絶縁膜３０６が絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に残ってサイドウォール３０５となるように選択的にエッチングする。
このとき、素子形成領域においては、ストッパー絶縁膜３０６上はレジスト４１０によって覆われ、ストッパー絶縁膜３０６は除去されない。
次に、レジスト４１０を除去した後、ストッパー絶縁膜１０６の上に、例えば６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで図１６に示す層間絶縁膜１０７を得る。その後、マーク構造体２００を形成する部分の層間絶縁膜１０７を除去するように、層間絶縁膜１０７上にレジスト４２０をパターニングし、当該レジスト４２０を用いて層間絶縁膜１０７をドライエッチング等により選択的に除去して開口部３０８を形成する。
ここで、サイドウォール３０５は層間絶縁膜１０７のエッチングによっては除去されないように窒化膜で構成されているが、絶縁膜１０４は層間絶縁膜１０７と同じＴＥＯＳ酸化膜であるので、図１６に示すように層間絶縁膜１０７とともに除去される。
このとき、素子形成領域においては、図７を用いて説明したように、層間絶縁膜１０７を選択的に除去してコンタクトホールＣＨ１が形成される。
次に、素子形成領域においては図８を用いて説明したように、コンタクトホールＣＨ１内に残るストッパー絶縁膜３０６を除去し、ゲート構造体ＧＴを露出させる工程で、開口部３０８内のサイドウォール３０５が若干除去される。
最後に、層間絶縁膜１０７の上部からマーク構造体２００の上部にかけて、例えば厚さ１００ｎｍのドープトポリシリコン層１１３１と、厚さ１００ｎｍのタングステンシリサイド層１１３２を順に積層し、ビット線層１１３を形成することで、図１３に示した位置確認マークＭＫ１２の構成を得る。
このとき、素子形成領域においては、図９を用いて説明したように、層間絶縁膜１０７の上部からゲート構造体ＧＴの上部にかけて、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２を順に積層し、ビット線層１１３を形成することで、ビット線層１１３がシリコン基板１０１に接続され、ＭＯＳトランジスタが完成する。
＜Ｂ−４．変形例＞
以上説明した本発明に係る実施の形態２においても、実施の形態１の変形例として説明したのと同様の変形が可能であり、開口部３０８はマーク部にのみ専用のマスクを用いて形成するようにしても良く、層間絶縁膜１０７の平坦化にはＣＭＰ法以外を使用しても良く、また平坦化されていない層間絶縁膜についても本発明は有効である。
また、ビット線層１１３の構成もタングステンシリサイド層に限定されず、また、ポリサイドにも限定されず金属膜でも良く、また、高誘電体材料を使用しても良い。
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る実施の形態３の半導体装置のマーク部の構成について図１７および図１８を用いて説明する。図１７に位置確認マークＭＫ１３の平面図を示す。図１７に示すように位置確認マークＭＫ１３は所定長さの細長形状の複数のマーク構造体３００が矩形状の開口部５０８の内部に間隔を開けて平行に配列されて構成されている。
図１８に、図１７に示すＣ−Ｃ線での断面構成を示す。図１８に示すように、マーク構造体３００は、シリコン基板１０１上に形成された層間絶縁膜５０７（第１の層間絶縁膜）を選択的に除去して形成された開口部５０８内のシリコン基板１０１上に形成されている。
マーク構造体３００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３（第１の配線層）と、ゲート配線層１０３およびゲート酸化膜１０２の側面に接するように形成されたサイドウォール５０５とで構成されている。
なお、図２を用いて説明した位置確認マークＭＫ１１と同一の構成については同一の符号を付し、重複する説明は省略する。
サイドウォール５０５は、例えば厚さ５０ｎｍのシリコン窒化膜で構成され、層間絶縁膜５０７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、その最表面はＣＭＰ法を用いて平坦化されている。
そして、層間絶縁膜５０７の上部から開口部５０８の側壁にかけては、シリコン窒化膜で厚さ５０ｎｍの半透明な絶縁膜５１６が形成されている。
また、全体を覆うように、層間絶縁膜５１７（第２の層間絶縁膜）が形成されている。層間絶縁膜５１７は、例えば厚さ３００ｎｍの透明なＢＰＴＥＯＳ酸化膜で構成されている。
そして、層間絶縁膜５１７の上部には、半透明の導体膜５２３（第２の配線層）が形成されている。導体膜５２３は、例えば１００ｎｍのドープトポリシリコンで構成されている。
なお、図１７は、図１８の構成を上部から見た状態を忠実に図示したものではなく、開口部５０８やマーク構造体３００の配置状態を判りやすく示すために、開口部５０８上の導体膜５２３は省略しており、また、サイドウォール５０５は透明膜であるので、マーク構造体３００として見えているのはゲート配線層１０３のタングステンシリサイド層１０３２である。
ここで、素子形成領域（図４２参照）におけるＭＯＳトランジスタおよびその上層に形成されるスタックトキャパシタＳＣ１の構成を図１９を用いて説明する。
図１９に示すように、素子形成領域においてはゲート構造体ＧＴを覆う層間絶縁膜５０７を貫通して、シリコン基板１０１内に配設されたソース・ドレイン層ＳＤに達するストレージノードコンタクトＳＮＣが設けられている。ストレージノードコンタクトＳＮＣは層間絶縁膜５０７上に形成されたストレージノードＳＮ１に接続される。ストレージノードＳＮ１は、内部が空洞の円筒であり、ストレージノード間は絶縁膜５１６と層間絶縁膜５１７とで絶縁されている。そして、ストレージノードＳＮ１および層間絶縁膜５１７を覆うように導体膜５２３が形成されており、導体膜５２３はセルプレートと呼称されるストレージノードＳＮ１に対する対向電極を形成している。
なお、ゲート構造体ＧＴの構成は図２を用いて説明した位置確認マークＭＫ１１のマーク構造体１００と同様であり、説明は省略する。また、図２には表れていないが、層間絶縁膜５０７の内部にはビット線も形成される。
＜Ｃ−２．作用効果＞
以上説明したように、位置確認マークＭＫ１３においては、ゲート配線層１０３で形成されたマーク構造体３００上には層間絶縁膜５０７が存在せず、マーク構造体３００を本来は接触しない上層の膜である層間絶縁膜５１７で覆うことにより、マーク構造体３００の段差は層間絶縁膜５１７の凹凸の段差として残り、ひいては導体膜５２３の凹凸の段差として残って、マーク構造体３００を導体膜５２３越しに間接的に計測することができる。
従って、例えば導体膜５２３をパターニングして図１９に示すようなセルプレートを形成する場合、マーク構造体３００で構成される位置確認マークＭＫ１３を用いて、ステッパのマスクパターンの位置合わせ（アライメント）を行い、また、セルプレートパターン形成後は当該パターンが正確な位置に重ね合わされているかを位置確認マークＭＫ１３を用いて検査することになるが、導体膜５２３が半透明であるとないとに関わらず、マーク構造体３００の段差を確実に計測できるので、マークが計測できないことによる重ね合わせずれなどの不具合は発生しない。
また、絶縁膜５１６が半透明であっても、絶縁膜５１６はマーク構造体３００上には存在せず、計測に使用される可視光の強度が弱められることがなく、また、マーク構造体３００の段差が明確に観測できるので、位置確認マークＭＫ１３のコントラストの低下が防止できるとともに、絶縁膜５１６の膜厚変動によるコントラストの変化の問題も発生しないので、精度の良いマーク計測が可能となる。
＜Ｃ−３．製造方法＞
図１７および図１８を用いて説明した位置確認マークＭＫ１３を有する半導体装置の製造方法について工程を順に示した図２０〜図２３を用いて説明する。
まず、シリコン基板１０１上に、図２０に示すゲート酸化膜１０２となるシリコン酸化膜を１０ｎｍ厚さで形成し、その上にゲート配線層１０３となるポリサイド層を、例えば厚さ１００ｎｍのドープトポリシリコン層と、厚さ１００ｎｍのタングステンシリサイド層を積層することで形成する。そして、ポリサイド層上に絶縁膜１０４となる絶縁膜を、例えば厚さ２００ｎｍのＴＥＯＳ酸化膜で形成し、当該ＴＥＯＳ酸化膜上にレジストマスクを形成して選択的にエッチングして絶縁膜１０４を形成した後、絶縁膜１０４をマスクとして下部の各層を選択的にエッチングする。続いて、全面的に例えば５０ｎｍのＴＥＯＳ酸化膜を形成し、当該ＴＥＯＳ酸化膜が絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面にのみ残るように選択的にエッチングすることでサイドウォール１０５を形成する。
次に、全面的に、例えば６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで層間絶縁膜５０７を得る。
次に、図２１に示す工程において、マークを形成する部分の層間絶縁膜５０７を除去するように、層間絶縁膜５０７上にレジスト６１０をパターニングし、当該レジスト６１０を用いて層間絶縁膜５０７をドライエッチング等により選択的に除去して開口部５０８を形成する。このとき、絶縁膜１０４およびサイドウォール１０５は層間絶縁膜５０７と同じＴＥＯＳ酸化膜で構成されているので共に除去される。
ここで、素子形成領域においては、図１９に示すストレージノードコンタクトＳＮＣを埋め込むためのコンタクトホールが形成される。
次に、図２２に示す工程において、絶縁膜５１６を、例えば厚さ５０ｎｍのシリコン窒化膜で全面的に形成し、絶縁膜５１６の上にレジスト６２０をパターニングする。
このとき、素子形成領域においては、絶縁膜５１６が図１９に示すスタックトキャパシタＳＣを形成する際のストッパー膜として使用される。
次に、図２３に示す工程において、レジスト６２０をマスクとして、絶縁膜５１６をエッチングし、絶縁膜５１６をゲート配線層１０３およびゲート酸化膜１０２の側面に接するように残してサイドウォール５０５を形成する。このとき、レジスト６２０に覆われた層間絶縁膜５０７の主面上および層間絶縁膜５０７の側面には絶縁膜５１６が残ることになる。
次に、例えばＢＰＴＥＯＳ酸化膜を３００ｎｍの厚さに形成した後、約８００℃でアニールすることで層間絶縁膜５１７を全面的に形成する。
このとき、素子形成領域においては、図１９に示すストレージノードＳＮ１間に層間絶縁膜５１７が形成される。
続いて、層間絶縁膜５１７上に、例えば１００ｎｍの厚さのドープトポリシリコンを形成することで導体膜５２３が形成される。
このとき、素子形成領域においては、図１９に示すようにストレージノードＳＮ１の対向電極として導体膜５２３が形成され、ＭＯＳトランジスタおよびスタックトキャパシタが完成する。
マーク構造体３００で構成される位置確認マークＭＫ１３は、素子形成領域において導体膜５２３をパターニングする際のマスクパターンの位置合わせ（アライメント）に使用されるとともに、セルプレートパターン形成後は当該パターンが正確な位置に重ね合わされているかを確認するためにも使用され、導体膜５２３が半透明であるとないとに関わらず、マーク構造体３００の段差を確実に計測できるので、マークが計測できないことによる重ね合わせずれなどの不具合は発生しない。
また、絶縁膜５１６が半透明であっても、絶縁膜５１６はマーク構造体３００上には存在せず、計測に使用される可視光の強度が弱められることがなく、また、マーク構造体３００の段差が明確に観測できるので、位置確認マークＭＫ１３のコントラストの低下が防止できるとともに、絶縁膜５１６の膜厚変動によるコントラストの変化の問題も発生しないので、精度の良いマーク計測が可能となる。
＜Ｃ−４．変形例＞
以上説明した本発明に係る実施の形態３においても、実施の形態１の変形例として説明したのと同様の変形が可能であり、開口部５０８はマーク部にのみ専用のマスクを用いて形成するようにしても良く、層間絶縁膜５０７の平坦化にはＣＭＰ法以外を使用しても良く、また平坦化されていない層間絶縁膜についても本発明は有効である。
また、導体膜５２３がドープトポリシリコンで形成された例について説明したが、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＭｏＳｉなどのポリサイドの不透明膜を用いても良く、また、ポリサイドにも限定されず金属膜でも良く、また、高誘電体材料を使用しても良い。
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る実施の形態４の半導体装置のマーク部の構成について図２４および図２５を用いて説明する。図２４に位置確認マークＭＫ１４の平面図を示す。図２４に示すように位置確認マークＭＫ１４は、マークホール７１８が一方向に複数個配列されて構成されるホール列ＨＬが、複数列間隔を開けて平行に配列された構成となっている。
図２５に、図２４に示すＤ−Ｄ線での断面構成を示す。図２５に示すように、位置確認マークＭＫ１４は、シリコン基板１０１上に形成された層間絶縁膜７１７を貫通するように配設された複数のマークホール７１８と、マークホール７１８に埋め込まれるとともに、絶縁膜７２６で規定される矩形の開口部７２８内の層間絶縁膜７１７上の領域に形成されたドープトポリシリコン層７３３（第２の導体膜）と、ドープトポリシリコン層７３３の上部に形成された酸化膜７３４と、酸化膜７３４の側壁に形成された側壁部７３５（第２の側壁部）とで構成されている。
コンタクトホール７１８は、図２４に示すＹ方向には例えば０．６μｍピッチ、Ｘ方向には８μｍピッチで配列され、その開口寸法が約０．３μｍのホールである。
層間絶縁膜７１７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、最表面はＣＭＰ法を用いて平坦化されている。絶縁膜７２６は、例えば厚さ５０ｎｍのシリコン窒化膜であり、ドープトポリシリコン層７３３は約１５０ｎｍの厚さを有している。酸化膜７３４は厚さ約６００ｎｍのＢＰＴＥＯＳ酸化膜で構成され、側壁部７３５は厚さ約５０ｎｍのドープトポリシリコンで形成されている。
ここで、素子形成領域（図４２参照）におけるスタックトキャパシタＳＣの構成を図２６を用いて説明する。図２６に示すようにスタックトキャパシタＳＣは、シリコン基板１０１上に形成された層間絶縁膜７１７および絶縁膜７２６を貫通するように選択的に配設されたコンタクトホール７０８と、当該コンタクトホール７０８を埋め込むように配設されたドープトポリシリコン層７３３（スタックトキャパシタではボトムストレージノード７３３（第１の導体膜）と呼称）、ボトムストレージノード７３３上に配設された酸化膜７３４（スタックトキャパシタではストレージノード芯７３４と呼称）と、ストレージノード芯７３４を囲むように形成された側壁部７３５（第１の側壁部）とを備えて構成されている。
このように、位置確認マークＭＫ１４を構成するドープトポリシリコン層７３３、酸化膜７３４は、それぞれスタックトキャパシタＳＣのボトムストレージノード７３３、ストレージノード芯７３４に対応し、それぞれ同じ工程で形成される。また、位置確認マークＭＫ１４のマークホール７１８は、スタックトキャパシタＳＣのコンタクトホール７０８と同じ工程で形成されるが、コンタクトホール７０８の開口寸法が、例えば０．２μｍ程度であるのに対し、マークホール７１８は確実に計測できるようにするため開口寸法が若干大きく形成されている。
＜Ｄ−２．作用効果＞
以上説明したように、位置確認マークＭＫ１４は、ストレージノードコンタクトホール７０８と同じ程度の大きさのマークホール７１８を配列して構成されており、素子形成領域においてスタックトキャパシタを形成する際に必要となるホール形状のパターンの重ね合わせに適したマークとなる。
すなわち、位置確認マークＭＫ１４はホール形状のマークであり、ホール形状のパターンを重ね合わせる際には、ライン形状のマークを用いてホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
また、位置確認マークＭＫ１４がストレージノードコンタクトホール７０８（図２６参照）と同じ程度の大きさのマークホール７１８で構成されるので、スタックトキャパシタＳＣ（図２６参照）を形成する工程を経ることによって、マークホール７１８の上部にはスタックトキャパシタＳＣと同様の構成を形成できる。
すなわち、ドープトポリシリコン層７３３（すなわちボトムストレージノード）を側壁部７３５が取り囲み、ドープトポリシリコン層７３３と側壁部７３５で規定される領域内には酸化膜７３４（すなわちストレージノード芯）が形成される。
従って、ドープトポリシリコン層７３３と側壁部７３５とが一体となり、酸化膜７３４をフッ酸等を用いて除去しても側壁部７３５が剥離してエッチング溶液（この場合はフッ酸）中を浮遊するという現象が発生せず、側壁部７３５が半導体素子を短絡して、不良品を発生させるということが防止でき、製造歩留が低下することが防止できる。
＜Ｄ−３．製造方法＞
図２４および図２５を用いて説明した位置確認マークＭＫ１４を有する半導体装置の製造方法について工程を順に示した図２７〜図３０を用いて説明する。
まず、図２７に示す工程において、シリコン基板１０１上に、例えば厚さ６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで層間絶縁膜７１７を形成する。
次に、層間絶縁膜７１７上に、例えば厚さ５０ｎｍの窒化膜を形成することで絶縁膜７２６を形成し、その上にレジスト８２０を形成してパターニングする。このパターンはマークホール７１８の上部を開口するパターンである。続いて、レジスト８２０をマスクとして、絶縁膜膜７２６エッチングし、開口部７２８を形成する。
このとき、素子形成領域におけるスタックトキャパシタＳＣ（図２６参照）の絶縁膜７２６が同時にパターニングされる。
次に、図２８に示す工程において、層間絶縁膜７１７を貫通するように、開口寸法（直径）０．３μｍのマークホール７１８を、例えば図２４に示すＹ方向に０．６μｍピッチ、Ｘ方向に８μｍピッチで複数個配設する。
このとき、素子形成領域においてはスタックトキャパシタＳＣのストレージノードコンタクトホール７０８が形成される。
続いて、例えば厚さ１５０ｎｍのドープトポリシリコン層７３３を全面的に形成し、マークホール７１８内にドープトポリシリコン層７３３を埋め込む。なお、ドープトポリシリコン層７３３は、マークホール７１８の開口寸法の半分以上の膜厚とすることでマークホール７１８を確実に埋め込むことができる。
このとき、素子形成領域においてはスタックトキャパシタＳＣのストレージノードコンタクトホール７０８にボトムストレージノード７３３が埋め込まれる。
次に、図２９に示す工程において、例えば厚さ６００ｎｍのＢＰＴＥＯＳ酸化膜を形成することで酸化膜７３４を全面的に形成する。続いて、酸化膜７３４上にレジスト８３０を形成してパターニングする。このパターンは開口部７２８内のマークホール７１８の上部にレジスト８３０を残すようなパターンである。
このとき、素子形成領域においてはスタックトキャパシタＳＣのボトムストレージノード７３３上にレジスト８３０のパターンが形成される。
なお、レジスト８３０のパターニングにおいては、マークホール７１８の配列、すなわち位置確認マークＭＫ１４を用いてステッパのマスクパターンの位置合わせ（アライメント）を行い、また、レジスト８３０のパターニング後は当該パターンが正確な位置に重ね合わされているかを位置確認マークＭＫ１４を用いて検査する。
次に、図３０に示す工程において、レジスト８３０をマスクとして、酸化膜７３４およびドープトポリシリコン層７３３をエッチングする。
このとき、素子形成領域においてはスタックトキャパシタＳＣのボトムストレージノード７３３およびストレージノード芯７３４が円筒形状にパターニングされる。
続いて、例えば厚さ５０ｎｍのドープトポリシリコンを全面的に形成し、異方性エッチングによりエッチバックすることで、酸化膜７３４の側壁上から、ドープトポリシリコン層７３３にかけて側壁部７３５を形成する。
このとき、素子形成領域においてはスタックトキャパシタＳＣの円筒形の側壁部７３５が形成される。
図２６に示すスタックトキャパシタＳＣにおいて、ストレージノード芯７３４は不要であり、フッ酸等を用いて除去するので、マーク部においても酸化膜７３４が除去される。このとき、窒化膜である絶縁膜７２６はエッチングストッパーとして機能する。
スタックトキャパシタＳＣにおいては、この後、ボトムストレージノード７３３、側壁部７３５の輪郭に沿うように誘電体膜を形成し、当該誘電体膜の輪郭に沿うようにセルプレートと呼称されるボトムストレージノード７３３に対する対向電極を形成することでストレージノードが完成するが、誘電体膜、セルプレートのパターニングに際しては、マークホール７１８の配列、すなわち位置確認マークＭＫ１４を用いてステッパのマスクパターンの位置合わせ、また、重ね合わせ位置の検査を行う。
＜Ｄ−４．変形例＞
以上説明した本発明に係る実施の形態４においては、マークホール７１８にドープトポリシリコン７３３を埋め込む例について説明したが、マークホール７１８に埋め込むのは、ドープトアモルファスシリコンやノンドープトアモルファスシリコンでも良く、また、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕなどの金属膜でも良い。
また、酸化膜（ストレージノード芯）７３４はＢＰＴＥＯＳ酸化膜で構成する例について説明したが、絶縁膜７２６との選択比によっては、ＰＴＥＯＳでもＢＰＳＧでもＰＳＧ（phospho-silicate glass）でもＳＯＧでも構わない。
また、酸化膜（ストレージノード芯）７３４の除去には気相フッ酸を用いても良く、ドライエッチングにより除去しても良い。
また、側壁部７３５はドープトポリシリコンで構成する例について説明したが、ドープトアモルファスで構成しても、ノンドープトアモルファスにイオン注入を行ったもので構成しても良い。また側壁部７３５の表面積を広げるため、粗面化していても良い。
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
本発明に係る実施の形態５の半導体装置のマーク部の構成について図３１および図３２を用いて説明する。図３１に位置確認マークＭＫ１５の平面図を示す。図３１に示すように位置確認マークＭＫ１５は、マークホール９１８が一方向に複数個配列されて構成されるホール列ＨＬが、複数列間隔を開けて平行に配列された構成となっている。
図３２に、図３１に示すＥ−Ｅ線での断面構成を示す。図３１に示すように、位置確認マークＭＫ１５は、シリコン基板１０１上に形成された層間絶縁膜９１７を貫通するように配設された複数のマークホール９１８と、マークホール９１８に埋め込まれたリセスプラグ９２８と、層間絶縁膜９１７の主面上に全面的に形成された不透明なバリアメタル９１９と、バリアメタル９１９上に形成された不透明な導体膜９２３とで構成されている。
マークホール９１８は、図３１に示すＹ方向には例えば０．６μｍピッチ、Ｘ方向には８μｍピッチで配列され、その開口寸法（直径）が約０．３μｍのホールである。なお、マークホール９１８の開口寸法は、素子形成領域（図４２参照）におけるストレージノードのストレージノードコンタクトホールと同等か若干大きく形成されている。
なお、図３１は、図３２の構成を上部から見た状態を忠実に図示したものではなく、マークホール９１８の配置状態を判りやすく示すために、バリアメタル９１９および導体膜９２３を省略している。
層間絶縁膜９１７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、最表面はＣＭＰ法を用いて平坦化されている。
リセスプラグ９２８は、ドープトポリシリコンで構成され、その一方端面が層間絶縁膜９１７の主面より約５０ｎｍ奥まった位置になるように、マークホール９１８に埋め込まれている。
バリアメタル９１９は、例えば厚さ５０ｎｍのＴｉ（チタン）と厚さ１００ｎｍのＴｉＮ（窒化チタン）の積層膜で構成された不透明膜である。また、導体膜９２３は、例えば厚さ５０ｎｍのＰｔ（白金）で構成された不透明膜である。
なお、素子形成領域（図４２参照）においては、ストレージノードコンタクトホールにもドープトポリシリコンが埋め込まれてプラグを形成するが、リセスはされない。また、導体膜９２３はストレージノードとなり、ストレージノードの上部に対向電極としてセルプレートを形成することでスタックトキャパシタとなる。
＜Ｅ−２．作用効果＞
以上説明したように、位置確認マークＭＫ１５は、マークホール９１８内にリセスプラグ９２８を埋め込むことでリセス部を設け、当該リセス部にバリアメタル９１９を埋め込むようにすることで、マークホール９１８の位置に対応するバリアメタル９１９の表面が窪み、さらにその上の導体膜９２３にも当該窪みが表れるため、マークホール９１８で構成される位置確認マークＭＫ１５を精度良く計測できる。
また、位置確認マークＭＫ１５は、素子形成領域（図４２参照）におけるストレージノードのストレージノードコンタクトホールと同じ程度の大きさのマークホール９１８を配列して構成されており、素子形成領域においてストレージノードを形成する際に必要となるホール形状のパターンの重ね合わせに適したマークとなる。
すなわち、位置確認マークＭＫ１５はホール形状のマークであり、ホール形状のパターンを重ね合わせる際には、ライン形状のマークを用いてホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
＜Ｅ−３．製造方法＞
図３１および図３２を用いて説明した位置確認マークＭＫ１５を有する半導体装置の製造方法について工程を順に示した図３３〜図３５を用いて説明する。
まず、図３３に示す工程において、シリコン基板１０１上に、例えば厚さ６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで層間絶縁膜９１７を形成する。
次に、図示しないレジストをパターニングし、該レジストをマスクとして層間絶縁膜９１７を貫通するように、開口寸法（直径）０．３μｍのマークホール９１８を、例えば図３１に示すＹ方向に０．６μｍピッチ、Ｘ方向に８μｍピッチで複数個配設する。
なお、マークホール９１８の開口寸法（直径）は、素子形成領域におけるストレージノードコンタクトホールと同じか、最大でも２倍程度とする。
次に、層間絶縁膜９１７上に、例えば厚さ２００ｎｍのドープトポリシリコンを全面的に形成した後、ＣＭＰ法を用いて２００ｎｍ程度研磨することで、マークホール９１８内にプラグ９２８１を埋め込む。プラグ９２８１のシリコン基板１０１側とは反対の端面は、層間絶縁膜９１７の主面とほぼ同じ平面上にある。
次に、図３４に示す工程において、層間絶縁膜９１７上にレジスト１０２０を形成してパターニングする。このパターンはマークホール９１８の上部を開口するパターンである。続いて、レジスト１０２０をマスクとして、プラグ９２８１をエッチングし、シリコン基板１０１側とは反対の端面が層間絶縁膜９１７の主面より約５０ｎｍ奥まった位置になったリセスプラグ９２８を形成する。これにより、リセスプラグ９２８の上部にはリセス部ＲＰが形成される。
このときのエッチングには、塩素などのハロゲン系のガスを用いたドライエッチングが使用される。
なお、素子形成領域においてはストレージノードコンタクトホールにはプラグ９２８１が埋め込まれた状態が望ましいので、上記エッチングが行われないようにストレージノードコンタクトホール上にはレジスト１０２０が設けられたパターンとなる。
次に、図３５に示す工程において、バリアメタル９１９を、例えば厚さ５０ｎｍのＴｉと１００ｎｍのＴｉＮの積層膜を形成する。
このとき、マークホール９１８の位置に対応するバリアメタル９１９の表面にはリセス部ＲＰの段差に起因する窪みＤＰが生じる。
この後、バリアメタル９１９上に、例えば厚さ５０ｎｍのＰｔの導体膜９２３が形成されるが、バリアメタル９１９の窪みＤＰの存在により、導体膜にも窪みが形成される。
なお、バリアメタル９１９のパターニングに際しては、マークホール９１８の位置に対応するバリアメタル９１９の表面の窪みにより位置確認マークＭＫ１５を確認してステッパのマスクパターンの位置合わせ、また、重ね合わせ位置の検査を行う。
そして、導体膜９２３のパターニングに際しては、マークホール９１８の位置に対応する導体膜９２３の表面の窪みにより位置確認マークＭＫ１５を確認してステッパのマスクパターンの位置合わせ、また、重ね合わせ位置の検査を行う。
＜Ｅ−４．変形例＞
以上説明した本発明に係る実施の形態５においては、マークホール９１８にドープトポリシリコンを埋め込む例について説明したが、マークホール９１８に埋め込むのは、ドープトアモルファスシリコンやノンドープトアモルファスシリコンでも良く、また、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕなどの金属膜でも良い。
また、導体膜９２３はＰｔの例について説明したが、不透明な導体膜であれば良く、Ｒｕ、ＲｕＯ2、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕなどでも良い。
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
本発明に係る実施の形態６の半導体装置のマーク部の構成について図３６および図３７を用いて説明する。図３６に位置確認マークＭＫ１６の平面図を示す。図３６に示すように位置確認マークＭＫ１６は、マークホール１１１８が一方向に複数個配列されて構成されるホール列ＨＬが、複数列間隔を開けて平行に配列された構成となっている。
図３７に、図３６に示すＦ−Ｆ線での断面構成を示す。図３７に示すように、位置確認マークＭＫ１６は、シリコン基板１０１上に形成された層間絶縁膜１１１７を貫通するように配設された複数のマークホール１１１８と、マークホール１１１８から突出するように埋め込まれたプラグ１１２８（突出プラグ）と、層間絶縁膜１１１７の主面上に全面的に形成された不透明なバリアメタル１１１９と、バリアメタル１１１９上に形成された不透明な導体膜１１２３とで構成されている。
マークホール１１１８は、図３６に示すＹ方向には例えば０．６μｍピッチ、Ｘ方向には８μｍピッチで配列され、その開口寸法（直径）が約０．３μｍのホールである。なお、マークホール１１１８の開口寸法は、素子形成領域（図４２参照）におけるストレージノードのストレージノードコンタクトホールと同等か若干大きく形成されている。
なお、図３６は、図３７の構成を上部から見た状態を忠実に図示したものではなく、マークホール１１１８の配置状態を判りやすく示すために、バリアメタル１１１９および導体膜１１２３を省略している。
層間絶縁膜１１１７は、例えば厚さ５００ｎｍのＴＥＯＳ酸化膜で形成され、最表面はＣＭＰ法を用いて平坦化されている。
層間絶縁膜１１１７の主面には、マークホール１１１８が形成される領域全域が約５０ｎｍの深さでリセスされたリセス領域ＲＲを有している。そして、プラグ１１２８は、ドープトポリシリコンで構成され、その一方端面が層間絶縁膜１１１７のリセス領域ＲＲの表面より約５０ｎｍ突出するようにマークホール１１１８に埋め込まれている。
バリアメタル１１１９は、例えば厚さ５０ｎｍのＴｉと厚さ１００ｎｍのＴｉＮの積層膜で構成された不透明膜である。また、導体膜１１２３は、例えば厚さ５０ｎｍのＰｔで構成された不透明膜である。
そして、バリアメタル１１１９は突出したプラグ１１２８上に形成されるので、プラグ１１１８の位置に対応する部分が盛り上がっている。導体膜１１２３も同様で、プラグ１１１８の盛り上がりに対応する部分が盛り上がっている。
なお、素子形成領域（図４２参照）においては、ストレージノードコンタクトホールにもドープトポリシリコンが埋め込まれてプラグ１１２８と同じプラグを形成するが、層間絶縁膜１１１７はリセスされず、プラグの先端は突出しない。また、導体膜１１２３はストレージノードとなり、ストレージノードの上部に対向電極としてセルプレートを形成することでスタックトキャパシタとなる。
＜Ｆ−２．作用効果＞
以上説明したように、位置確認マークＭＫ１６は、プラグ１１２８がマークホール１１１８から突出するようにリセス領域ＲＲを設け、突出したプラグ１１２８上にバリアメタル１１１９および導体膜１１２３を形成するので、プラグ１１２８の位置に対応するバリアメタル１１１９および導体膜１１２３の表面が盛り上がるので、バリアメタル１１１９および導体膜１１２３が不透明であっても、マークホール１１１８で構成される位置確認マークＭＫ１６を精度良く計測できる。
また、位置確認マークＭＫ１６は、素子形成領域（図４２参照）におけるストレージノードのストレージノードコンタクトホールと同じ程度の大きさのマークホール１１１８を配列して構成されており、素子形成領域においてストレージノードを形成する際に必要となるホール形状のパターンの重ね合わせに適したマークとなる。
すなわち、位置確認マークＭＫ１６はホール形状のマークであり、ホール形状のパターンを重ね合わせる際には、ライン形状のマークを用いてホール形状のパターンの位置合わせを行う場合に比べてコマ収差の影響を軽減でき、パターンの重ね合わせずれを小さくできる。
＜Ｆ−３．製造方法＞
図３６および図３７を用いて説明した位置確認マークＭＫ１６を有する半導体装置の製造方法について工程を順に示した図３８〜図４０を用いて説明する。
まず、図３８に示す工程において、シリコン基板１０１上に、例えば厚さ６００ｎｍのＴＥＯＳ酸化膜を形成し、ＣＭＰ法を用いて約１００ｎｍ研磨することで層間絶縁膜１１１７を形成する。
次に、図示しないレジストをパターニングし、該レジストをマスクとして層間絶縁膜１１１７を貫通するように、開口寸法（直径）０．３μｍのマークホール１１１８を、例えば図３６に示すＹ方向に０．６μｍピッチ、Ｘ方向に８μｍピッチで複数個配設する。
なお、マークホール１１１８の開口寸法（直径）は、素子形成領域におけるストレージノードコンタクホールと同じか、最大でも２倍程度とする。
次に、層間絶縁膜１１１７上に、例えば厚さ２００ｎｍのドープトポリシリコンを全面的に形成した後、ＣＭＰ法を用いて２００ｎｍ程度研磨することで、マークホール１１１８内にプラグ１１２８を埋め込む。プラグ１１２８のシリコン基板１０１側とは反対の端面は、この時点では層間絶縁膜１１１７の主面とほぼ同じ平面上にある。
次に、図３９に示す工程において、層間絶縁膜１１１７上にレジスト１２２０を形成してパターニングする。このパターンはマークホール１１１８の上部を開口するパターンである。続いて、レジスト１２２０をマスクとして、層間絶縁膜１１１７を約５０ｎｍの深さにエッチングし、リセス領域ＲＲを形成する。これにより、プラグ１１２８のシリコン基板１０１側とは反対の端面が、リセス領域ＲＲの表面より約５０ｎｍ突出することになる。
このときのエッチングには、フッ化水素（ＨＦ）やＢＨＦなどを用いたウエットエッチングや、Ｃ4Ｆ8などのＣＦ系のガスを用いたドライエッチングが使用される。
なお、素子形成領域においてはプラグ１１２８がストレージノードコンタクトホールから突出しない方が望ましいので、上記エッチングが行われないようにストレージノードコンタクトホール上にはレジスト１２２０が設けられたパターンとなる。
次に、図４０に示す工程において、バリアメタル１１１９を、例えば厚さ５０ｎｍのＴｉと１００ｎｍのＴｉＮの積層膜を形成する。
このとき、マークホール１１１８の位置に対応するバリアメタル１１１９の表面にはプラグ１１２８の突出に対応して盛り上がり部ＰＪが生じる。
この後、バリアメタル１１１９上に、例えば厚さ５０ｎｍのＰｔの導体膜１１２３が形成されるが、バリアメタル１１１９盛り上がり部ＰＪの存在により、導体膜も盛り上がり部が形成される。
なお、バリアメタル１１１９のパターニングに際しては、マークホール１１１８の位置に対応するバリアメタル１１１９の表面の盛り上がりにより位置確認マークＭＫ１６を確認してステッパのマスクパターンの位置合わせ、また、重ね合わせ位置の検査を行う。
そして、導体膜１１２３のパターニングに際しては、マークホール１１１８の位置に対応する導体膜１１２３の盛り上がりにより位置確認マークＭＫ１６を確認してステッパのマスクパターンの位置合わせ、また、重ね合わせ位置の検査を行う。
＜Ｆ−４．変形例＞
以上説明した本発明に係る実施の形態６においては、マークホール１１１８にドープトポリシリコンを埋め込む例について説明したが、マークホール１１１８に埋め込むのは、ドープトアモルファスシリコンやノンドープトアモルファスシリコンでも良く、また、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕなどの金属膜でも良い。
また、導体膜１１２３はＰｔの例について説明したが、不透明な導体膜であれば良く、Ｒｕ、ＲｕＯ2、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕなどでも良い。
以上説明した実施の形態１〜６におけるマークの形状は、細長形状のマーク構造体を平行に複数配列した形状、あるいはホールを一列に配列したものを平行に複数配列した形状であったが、マークの平面視形状はこれに限定されるものではなく、マーク構造体を矩形環状とした構成や、ホールを矩形環状に配列した形状でも良く、マーク構造体を十字形状とした構成やホールを十字に配列した形状でも良く、その他アライメントマークや、重ね合わせ検査マークとして一般に使用される外観形状に合わせても良いことは言うまでもない。
なお、本発明に係る実施の形態１〜３においては、窒化膜を酸化膜である層間絶縁膜のエッチングストッパーとして使用する例について示したが、層間絶縁膜は酸化膜に限定されるものではなく、透明な絶縁膜であれば良く、またその場合のエッチングストッパーは窒化膜に限定されるものではなく、層間絶縁膜とのエッチング選択比が得られるものであれば良い。また、その場合、エッチングストッパーに覆われるマーク構造体のサイドウォールやゲート上の絶縁膜は、エッチングストッパーとのエッチング選択比が得られる絶縁膜であれば良い。
１００〜３００ マーク構造体、１０３ ゲート配線層、１０７，１０７Ａ，５０７，５１７，７１７，９１７，１１１７ 層間絶縁膜、１０８，３０８，５０８，７２８ 開口部、１１３ ビット線層、５２３，９２３，１１２３ 導体膜、７０８ コンタクトホール、７１８，９１８，１１１８ マークホール、７３３ ドープトポリシリコン層、７３５ 側壁部、９２８ リセスプラグ、９１９，１１１９ バリアメタル、１１２８ プラグ、ＲＲ リセス領域。

Claims (16)

  1. 半導体基板と、
    前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、
    前記複数の層の重ね合わせのための位置確認マークと、を備え、
    前記半導体素子は、
    第１の配線層と、
    前記第１の配線層を覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    少なくとも前記第２の層間絶縁膜上に形成された第２の配線層とを有し、
    前記位置確認マークは、
    前記第１の層間絶縁膜を選択的に除去して形成された開口部と、
    前記開口部内に、前記第１の配線層を有して形成されたマーク構造体と、
    前記第１の層間絶縁膜上から前記マーク構造体上にかけて配設され、前記マーク構造体の輪郭に対応する凹凸を有した輪郭形状を有する前記第２の層間絶縁膜と、
    前記第２の層間絶縁膜の輪郭に沿って配設された前記第２の配線層とを有する、半導体装置。
  2. 前記第２の配線層は、不透明あるいは半透明であって、
    前記第２の配線層のパターニングに際しては、
    前記位置確認マークを構成する前記第２の配線層の凹凸形状を位置確認のためのマークとして計測する、請求項１記載の半導体装置。
  3. 前記半導体素子は記憶素子であって、ＭＯＳトランジスタと、該ＭＯＳトランジスタに電気的に接続されるキャパシタを含み、
    前記第１の配線層はゲート配線層であって、
    前記マーク構造体は、前記ＭＯＳトランジスタのゲート構造と同じ構造であり、
    前記第２の配線層は、前記キャパシタのセルプレートである、請求項２記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、
    前記複数の層の重ね合わせのための位置確認マークと、を備え、
    前記半導体素子は、
    前記半導体基板上に配設された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、
    少なくとも前記コンタクトホールを埋めるように配設された第１の導体膜とを有し、
    前記位置確認マークは、
    前記層間絶縁膜を貫通するように形成された複数のマークホールと、
    少なくとも前記複数のマークホールを埋めるように配設された第２の導体膜とを有する、半導体装置。
  5. 前記半導体素子はキャパシタであって、
    前記第１の導体膜はストレージノードであって、
    前記ストレージノードは、前記コンタクトホールから突出するように配設され、
    前記キャパシタは、
    前記ストレージノードの突出した部分を囲んで前記層間絶縁膜に垂直に延在する導体の第１の側壁部をさらに有し、
    前記第２の導体膜は、
    前記第１の導体膜と同じ導体膜の一部をなし、
    前記複数のマークホールを埋めるとともに、前記複数のマークホール間に渡るように前記層間絶縁膜上に形成され、
    前記位置確認マークは、
    前記第１の側壁部と略同一の構成であって、前記第２の導体膜の外周端縁部を囲んで前記層間絶縁膜に垂直に延在する導体の第２の側壁部をさらに有する、請求項４記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、
    前記複数の層の重ね合わせのための位置確認マークと、を備え、
    前記半導体素子は、
    前記半導体基板上に配設された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、
    前記コンタクトホールを埋め込む導体のプラグと、
    前記コンタクトホールを覆い、前記プラグに電気的に接続するように配設されたバリアメタル層と、
    前記バリアメタル層上に形成された導体膜と、を有し、
    前記位置確認マークは、
    前記層間絶縁膜を貫通するように形成された複数のマークホールと、
    前記半導体基板側とは反対側の端部が前記複数のマークホール内に奥まって位置するように配設された導体のリセスプラグと、
    前記複数のマークホールを覆い、前記リセスプラグに電気的に接続するように配設された前記バリアメタル層と、
    前記バリアメタル層上に形成された前記導体膜と、を有する半導体装置。
  7. 半導体基板と、
    前記半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、
    前記複数の層の重ね合わせのための位置確認マークと、を備え、
    前記半導体素子は、
    前記半導体基板上に配設された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールと、
    前記コンタクトホールを埋め込む導体のプラグと、
    前記コンタクトホールを覆い、前記プラグに電気的に接続するように配設されたバリアメタル層と、
    前記バリアメタル層上に形成された導体膜と、を有し、
    前記位置確認マークは、
    前記層間絶縁膜の所定領域をリセスしたリセス領域と、
    前記リセス領域の前記層間絶縁膜を貫通するように形成された複数のマークホールと、
    前記半導体基板側とは反対側の端部が前記複数のマークホールから突出するように配設された導体の突出プラグと、
    前記複数のマークホールを覆い、前記突出プラグに電気的に接続するように配設された前記バリアメタル層と、
    前記バリアメタル層上に形成された前記導体膜と、を有する半導体装置。
  8. 前記複数のマークホールの開口寸法は、前記コンタクトホールの開口寸法と同じ程度から最大でも２倍程度までである、請求項４、請求項６、請求項７の何れかに記載の半導体装置。
  9. 前記複数のマークホールは、前記コンタクトホールと同じ工程で形成される、請求項４、請求項６、請求項７の何れかに記載の半導体装置。
  10. 半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、
    (ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域に、絶縁膜を介して第１の配線層を形成する工程と、
    (ｂ)前記第１の配線層の上部および側面に、それぞれ上部酸化膜およびサイドウォール酸化膜を形成する工程と、
    (ｃ)前記上部酸化膜および前記サイドウォール酸化膜を覆うように窒化膜を形成する工程と、
    (ｄ)前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、
    (ｅ)前記第１の領域の前記層間絶縁膜を貫通して、少なくとも前記サイドウォール酸化膜上から前記半導体基板上に渡る前記窒化膜に達するように自己整合的にコンタクトホールを形成するとともに、前記位置確認マークの形成領域に合わせて、前記第２の領域の前記層間絶縁膜を選択的に除去して開口部を形成し、前記窒化膜を露出させる工程と、
    (ｆ)前記コンタクトホールおよび前記開口部の底部に露出する前記窒化膜を除去して、前記コンタクトホールを前記半導体基板にまで延在させるとともに、前記開口部内に、前記工程(ａ)および工程(ｂ)で形成された前記絶縁膜、前記第１の配線層、前記上部酸化膜および前記サイドウォール酸化膜で構成されるマーク構造体を残す工程と、
    (ｇ)前記第１および第２の領域を覆うように第２の配線層を形成し、前記コンタクトホールに前記第２の配線層を埋め込むとともに、
    前記マーク構造体の輪郭に沿って前記第２の配線層を配設する工程と、を備え、前記工程(ｆ)および工程(ｇ)で、前記位置確認マークを形成する半導体装置の製造方法。
  11. 半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、
    (ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域に、絶縁膜を介して第１の配線層を形成する工程と、
    (ｂ)前記第１の配線層の上部に上部酸化膜を形成する工程と、
    (ｃ)前記第１の領域の前記第１の配線層および前記上部酸化膜の側面にサイドウォール酸化膜を形成する工程と、
    (ｄ)前記第１の領域の前記上部酸化膜および前記サイドウォール酸化膜を覆うとともに、前記第２の領域の前記第１の配線層および前記上部酸化膜を覆う窒化膜を形成する工程と、
    (ｅ)前記第２の領域の前記第１の配線層および前記上部酸化膜を覆う前記窒化膜を選択的に除去して、サイドウォール窒化膜を形成する工程と、
    (ｆ)前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、
    (ｇ)前記第１の領域の前記層間絶縁膜を貫通して、少なくとも前記サイドウォール酸化膜上から前記半導体基板上に渡る前記窒化膜に達するように自己整合的にコンタクトホールを形成するとともに、前記位置確認マークの形成領域に合わせて、前記第２の領域の前記層間絶縁膜を選択的に除去して開口部を形成し、前記窒化膜を露出させるとともに、前記上部酸化膜を除去する工程と、
    (ｈ)前記コンタクトホールおよび前記開口部の底部に露出する前記窒化膜を除去して、前記コンタクトホールを前記半導体基板にまで延在させるとともに、前記開口部内に、前記工程(ａ)、工程(ｂ)および工程(ｅ)で形成された前記絶縁膜、前記第１の配線層および前記サイドウォール窒化膜で構成されるマーク構造体を残す工程と、
    (ｉ)前記第１および第２の領域を覆うように第２の配線層を形成し、前記コンタクトホールに前記第２の配線層を埋め込むとともに、前記開口部内に露出する前記マーク構造体の輪郭に沿って前記第２の配線層を配設する工程と、を備え、前記工程(ｈ)および(ｉ)で、前記位置確認マークを形成する半導体装置の製造方法。
  12. 半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、
    (ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、
    (ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、
    (ｃ)前記コンタクトホールおよび前記複数のマークホールを埋めるように前記第１および第２の領域の前記層間絶縁膜上に導体膜を形成する工程と、
    (ｄ)前記導体膜上に絶縁膜を形成する工程と、
    (ｅ)前記コンタクトホール上に前記絶縁膜が残るとともに、前記複数のマークホール上および前記複数のマークホール間上に前記導体膜が残るように前記絶縁膜および前記導体膜を選択的に除去する工程と、
    (ｆ)前記コンタクトホール上の前記導体膜および前記絶縁膜の側面、および、前記複数のマークホール上および前記複数のマークホール間上の前記導体膜および前記絶縁膜の側面にそれぞれ導体の側壁部を形成する工程と、
    (ｇ)前記絶縁膜を除去する工程と、を備え、前記工程(ｂ)ないし工程(ｇ)で前記位置確認マークを形成する半導体装置の製造方法。
  13. 半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、
    (ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、
    (ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、
    (ｃ)前記コンタクトホールおよび前記複数のマークホールを導体のプラグで埋める工程と、
    (ｄ)前記複数のマークホール内の前記プラグの、前記半導体基板とは反対側の端部が前記複数のマークホール内に奥まって位置するように、前記プラグを部分的に除去してリセスプラグを形成する工程と、
    (ｅ)前記第１および第２の領域を覆い、前記コンタクトホール内の前記プラグおよび前記複数のマークホール内の前記リセスプラグに電気的に接続するようにバリアメタル層を配設した後、前記バリアメタル層上に導体膜を形成する工程と、を備え、前記工程(ｂ)ないし工程(ｅ)で前記位置確認マークを形成する半導体装置の製造方法。
  14. 半導体基板上に複数のパターニングされた層を重ね合わせて形成された半導体素子と、前記複数の層の重ね合わせのための位置確認マークと、を備えた半導体装置の製造方法であって、
    (ａ)前記半導体基板上の前記半導体素子が形成される領域を第１の領域として規定し、前記第１の領域の周囲を第２の領域として規定し、前記第１および第２の領域を覆うように層間絶縁膜を形成する工程と、
    (ｂ)前記第１の領域の前記層間絶縁膜を貫通して前記半導体基板に達するコンタクトホールを設けるとともに、前記第２の領域の前記層間絶縁膜を貫通して前記半導体基板に達する複数のマークホールを形成する工程と、
    (ｃ)前記コンタクトホールおよび前記複数のマークホールを導体のプラグで埋める工程と、
    (ｄ)前記複数のマークホールが形成された前記第２の領域の前記層間絶縁膜の所定領域をリセスしてリセス領域を形成し、前記プラグの前記半導体基板側とは反対側の端部を前記複数のマークホールから突出させて突出プラグとする工程と、
    (ｅ)前記第１および第２の領域を覆い、前記コンタクトホール内の前記プラグおよび前記複数のマークホールから突出する前記突出プラグに電気的に接続するようにバリアメタル層を配設した後、前記バリアメタル層上に導体膜を形成する工程と、を備え、前記工程(ｂ)ないし工程(ｅ)で前記位置確認マークを形成する半導体装置の製造方法。
  15. 前記工程(ｂ)は、
    前記複数のマークホールの開口寸法を、前記コンタクトホールの開口寸法と同じ程度から最大でも２倍程度とする工程を含む、請求項１２ないし請求項１４の何れかに記載の半導体装置の製造方法。
  16. 前記層間絶縁膜を形成する工程は、化学機械研磨法により前記層間絶縁膜を平坦化する工程を含む、請求項１０ないし請求項１４の何れかに記載の半導体装置の製造方法。
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