KR20090068569A - 반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법 - Google Patents

반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법 Download PDF

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Abstract

본 발명은 콘택의 오버 에치의 정도를 측정하기 위한 테스트 패턴에 관한 것으로, 제 1 영역과 제 2 영역으로 정의되어, 상기 각 제 2 영역은 트렌치 구조를 갖는 반도체 기판; 상기 제 1 영역과 제 2 영역에 서로 격리되어 형성되는 복수개의 하부 전도체층; 상기 복수개의 하부 전도체층이 형성된 기판 전면에 형성되는 층간 절연막; 상기 각 하부 전도체층에 전기적으로 연결되도록 상기 각 하부 전도체층 양측의 상기 층간 절연막에 형성되는 복수개의 콘택 플러그; 상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하기 위해 상기 층간절연막위에 형성되는 복수개의 상부 전도체층을 포함하여 구성된 것이다.
Figure P1020070136245
테스트 패턴, 반도체 소자

Description

반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법{Test pattern for Semiconductor device and method for aorming the test pattern}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 콘택의 오버 에치의 정도를 측정하기 위한 테스트 패턴에 관한 것이다.
일반적으로, 반도체 소자 제조 공정에 있어서, 공정의 이상 여부를 확인하기 위하여 스크라이브 레인(scribe lane)상에 여러가지 테스트 패턴(test pattern)을 넣어 모든 공정이 완료된 후, 해당 패턴들에서 전기적(electrical) 특성을 측정하여 각 공정들의 정상 진행 여부 및 단위소자(트랜지스터, 커패시터, 금속 배선, 비아 콘택(via contact) 등)의 특성을 확인한다.
그 중에 금속 배선 형성 시 콘택의 단선(open) 여부를 측정하기 위한 테스트 패턴이 요구된다. 이와 같은 테스트 패턴은 콘택이 체인(chain) 형태로 배열하고, 2개의 단자를 이용하여 전류의 흐름을 측정한 후 그 저항값을 계산하여 공정의 이상 유무를 판단하게 된다.
이와 같은 종래의 테스트 패턴을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 콘택 단선 여부를 측정하기 위한 테스트 패턴의 레이 아웃도이고, 도 2는 도 1의 A-A' 선상의 단면도이다.
종래의 콘택 단선 여부를 측정하기 이한 테스트 패턴은, 도 1 및 도 2에 도시한 바와 같이, 반도체 기판(1)에 활성 영역과 필드 영역이 정의되어 상기 필드 영역에는 필드 산화막(field oxide layer) 또는 소자 격리막(STI)(2)이 형성된다.
상기 활성 영역에는 불순물 이온 주입 등에 의해 지그 재그 형태의 섬 모양으로 복수개의 하부 전도체층(3)이 형성된다.
그리고, 상기 복수개의 하부 전도체층(3)이 형성된 기판 전면에 층간 절연막(4)이 형성되고, 상기 각 하부 전도체층(3) 양측의 상기 층간 절연막(4)에 복수개의 콘택 홀이 형성된다. 상기 콘택 홀내에는 하부 전도체층(3)에 전기적으로 연결되도록 콘택 플러그(5)가 형성되고, 상기 층간 절연막(4)상에는 상기 콘택 플러그(5)를 통해 상기 각 하부 전도체층(3)을 전기적으로 연결하기 위한 상부 전도체층(6)이 형성된다.
상기와 같이 구성되는 상부 전도체층(6)중 맨 끝단의 상부 전도체층(6)을 패드로 이용한다.
상기 콘택 플러그는 약 천개 정도 형성한다. 도면에서는 약 30개만 표현하였다.
상기 콘택 홀을 형성하는 방법은, 도면에는 도시되지 않았지만, 상기 층간 절연막(4)위에 감광막을 증착하고 노광 및 현상 공정으로 콘택 홀을 형성할 부분의 층간 절연막(4)이 노출되도록 상기 감광막을 패터닝한다. 그리고, 상기 패터닝된 감광막을 마스크로 이용하여 상기 하부 전도체층(3)이 노출되도록 상기 층간절연막(4)을 식각한다. 이 때, 식각은 상기 층간절연막(4)이 충분히 제거되도록 하기 위하여 150 내지 200% 정도 오버 에치(over etch)하게 된다.
따라서, 상기 패드(PAD1, PAD2) 사이에 전류를 흘려 저항값을 측정하여 단선 여부를 확인한다.
그러나, 상기에서 설명한 바와 같은 종래의 테스트 패턴에 있어서는 다음과 같은 문제점이 있었다.
즉, 상기 콘택 홀의 깊이가 모든 영역에서 일정하므로, 전기적 측정 방법을 통해서 오버 에치 정도를 확인할 수 없다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 플래쉬 메모리에서 셀 사이즈를 줄이기 위해 공통 소오스 라인을 트렌치 영역에 형성함을 착안하여, 높이가 서로 다른 적어도 2개의 하부 전도체층을 형성하고, 깊이가 서로 다른 적어도 2개의 콘택 홀을 형성하여 콘택 홀 형성 시의 오버 에치 정상 진행여부를 확인할 수 있는 테스트 패턴을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 테스트 패턴은, 제 1 영역과 제 2 영역으로 정의되어, 상기 각 제 2 영역은 트렌치 구조를 갖는 반도체 기판; 상기 제 1 영역과 제 2 영역에 서로 격리되어 형성되는 복수개의 하부 전도체 층; 상기 복수개의 하부 전도체층이 형성된 기판 전면에 형성되는 층간 절연막; 상기 각 하부 전도체층에 전기적으로 연결되도록 상기 각 하부 전도체층 양측의 상기 층간 절연막에 형성되는 복수개의 콘택 플러그; 상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하기 위해 상기 층간절연막위에 형성되는 복수개의 상부 전도체층을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 테스트 패턴은, 제 1 영역, 제 2 영역 및 제 3 영역으로 정의되어, 상기 각 제 2 영역과 제 3 영역은 깊이가 서로 다른 트렌치 구조를 갖는 반도체 기판; 상기 제 1 영역, 제 2 영역 및 제 3 영역에 서로 격리되어 형성되는 복수개의 하부 전도체층; 상기 복수개의 하부 전도체층이 형성된 기판 전면에 형성되는 층간 절연막; 상기 각 하부 전도체층에 전기적으로 연결되도록 상기 각 하부 전도체층 양측의 상기 층간 절연막에 형성되는 복수개의 콘택 플러그; 상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하기 위해 상기 층간절연막위에 형성되는 복수개의 상부 전도체층을 포함하여 구성됨에 또 다른 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 테스트 패턴 형성방법은, 반도체 기판을 제 1 영역과 제 2 영역으로 정의하여 상기 각 제 2 영역의 표면을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 제 1 영역과 제 2 영역 각각에 서로 격리되도록 복수개의 하부 전도체층을 형성하는 단계; 상기 복수개의 하부 전도체층이 형성된 기판 전면에 층간 절연막을 형성하는 단계; 상기 각 하부 전도체층 양측의 상기 층간 절연막에 복수개의 콘택 홀을 형성하는 단계; 상기 각 하부 전도체층에 전기적으로 연결되도록 상기 복수개의 콘택 홀내에 복수개의 콘택 플러그를 형성하는 단계; 상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하도록 상기 층간절연막위에 복수개의 상부 전도체층을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명에 따른 테스트 패턴에 있어서는 다음과 같은 효과가 있다.
즉, 기판에 형성되는 하부 전도체층을 동일한 높이에 형성하지 않고 서로 다른 단차를 갖도록 형성하여 깊이가 다른 콘택 홀을 형성하므로, 콘택 홀의 오버 에치 정도를 확인할 수 있다. 따라서, SEM, FIB 등의 웨이퍼 파기 후 물리적 분석을 하지 않아도 되므로 시간을 절약할 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 테스트 패턴을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
최근 플래쉬 메모리 소자는 셀 사이즈를 줄이기 위해 공통 소오스 배선을 상부에 형성하는 것이 아니라, 기판 하부에 불순물 이온 주입에 의해 형성한다. 즉, 플래쉬 메모리 소자를 제조하기 위해 반도체 기판상에 활성 영역과 필드 영역을 정의하여 필드 영역에 트렌치(trench)를 형성하고, 상기 트렌치 내에 산화막 등의 절연막을 채워 소자 격리막을 형성하여 활성 영역과 활성 영역 사이를 절연시킨다.
그리고, 상기 반도체 기판 전면에 터널링 산화막을 형성하고 상기 각 활성 영역의 터널링 산화막위에 플로우팅 게이트(Floating gate)를 형성한다. 그리고, 상기 플로우팅 게이트를 포함한 기판 전면에 유전체막을 형성하고, 상기 유전체막위에 콘트롤 게이트 라인(워드 라인)을 형성한다. 상기 콘트롤 게이트 라인은 일 방향으로 형성된 복수개의 플로우팅 게이트들과 중첩되도록 형성된다.
그리고, 상기 콘트롤 게이트 라인과 콘트롤 게이트 라인 사이의 상기 소자 격리막을 선택적으로 제거하고, 상기 소자 격리막이 제거된 부분(트렌치 영역)의 기판에 선택적으로 불순물 이온을 주입하여 공통 소오스 배선을 형성한다.
이와 같이 형성되는 플래쉬 메모리 소자의 공통 소오스 배선에 착안하여 콘택 홀의 깊이가 서로 다르도록 하부 전도체층을 서로 높이가 다르도록 형성한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴의 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴은, 도 3에 도시한 바와 같이, 반도체 기판(11)이 복수개의 제 1 영역(12)과 제 2 영역(13)으로 정의되어, 상기 각 제 2 영역(13)의 표면이 일정한 깊이로 식각되어 상기 제 2 영역의 반도체 기판(11)에 트렌치가 형성된다.
상기 제 1 영역(12)과 제 2 영역(13)에 불순물 이온 주입에 의해 서로 격리된 복수개의 하부 전도체층(14)이 형성된다. 상기 복수개의 하부 전도체층(14)들은 지그 재그 형태의 섬 모양으로 형성된다.
그리고, 상기 복수개의 하부 전도체층(14)이 형성된 기판 전면에 층간 절연막(15)이 형성되고, 상기 각 하부 전도체층(14) 양측의 상기 층간 절연막(15)에 복수개의 콘택 홀이 형성된다. 상기 콘택 홀내에는 하부 전도체층(14)에 전기적으로 연결되도록 콘택 플러그(16)가 형성되고, 상기 층간 절연막(15)상에는 상기 콘택 플러그(16)를 통해 상기 각 하부 전도체층(14)을 전기적으로 연결하기 위한 상부 전도체층(17)이 형성된다.
상기와 같이 구성되는 상부 전도체층(17)중 맨 끝단의 상부 전도체층(17)을 패드로 이용한다.
상기 트렌치가 형성되는 제 2 영역(13)이 상기 플래쉬 메모리 소자의 공통 소오스 배선 영역에 해당된다.
상기 콘택 홀을 형성하는 방법은, 도면에는 도시되지 않았지만, 상기 층간 절연막(15)위에 감광막을 증착하고 노광 및 현상 공정으로 콘택 홀을 형성할 부분의 층간 절연막(15)이 노출되도록 상기 감광막을 패터닝한다. 그리고, 상기 패터닝된 감광막을 마스크로 이용하여 상기 하부 전도체층(14)이 노출되도록 상기 층간절연막(15)을 식각한다. 이 때, 식각은 상기 층간절연막(15)이 충분히 제거되도록 하기 위하여 150 내지 200% 정도 오버 에치(over etch)하게 된다.
따라서, 상기 패드(PAD1, PAD2) 사이에 전류를 흘려 저항값을 측정하여 단선 여부를 확인한다.
한편, 도 4는 본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴의 단면도이다.
본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴은, 도 4에 도시한 바와 같이, 반도체 기판(21)이 복수개의 제 1 영역(22), 제 2 영역(23) 및 제 3 영역(24)으로 정의된다. 그리고, 상기 각 제 2 영역(23)의 표면이 일정한 깊이(d1)로 식각되어 상기 반도체 기판(21)의 각 제 2 영역(23)에 일정한 깊이(d1)를 갖는 트렌치가 형성된다. 또한, 상기 제 3 영역(24)의 표면이 일정한 깊이(d2)로 식각되어 상기 반도체 기판(21)의 각 제 3 영역(24)에 일정한 깊이(d2)를 갖는 트렌치가 형성된다. 여기서, 상기 깊이는 d1 ＜ d2의 관계를 갖는다.
상기 제 1 영역(22), 제 2 영역(23) 및 제 3 영역(24)에는 각각 불순물 이온 주입에 의해 서로 격리된 복수개의 하부 전도체층(25)이 형성된다. 상기 복수개의 하부 전도체층(25)들은 지그 재그 형태의 섬 모양으로 형성된다.
그리고, 상기 복수개의 하부 전도체층(25)이 형성된 기판 전면에 층간 절연막(26)이 형성되고, 상기 각 하부 전도체층(25) 양측의 상기 층간 절연막(26)에 복수개의 콘택 홀이 형성된다. 상기 콘택 홀내에는 하부 전도체층(25)에 전기적으로 연결되도록 콘택 플러그(27)가 형성되고, 상기 층간 절연막(26)상에는 상기 콘택 플러그(27)를 통해 상기 각 하부 전도체층(25)을 전기적으로 연결하기 위한 상부 전도체층(28)이 형성된다.
상기와 같이 구성되는 상부 전도체층(28)중 맨 끝단의 상부 전도체층(17)을 패드로 이용한다.
마찬가지로, 상기 트렌치가 형성되는 제 2 영역(23) 또는 제 3 영역(24)이 상기 플래쉬 메모리 소자의 공통 소오스 배선 영역에 해당된다.
상기 콘택 홀을 형성하는 방법은, 도면에는 도시되지 않았지만, 상기 층간 절연막(26)위에 감광막을 증착하고 노광 및 현상 공정으로 콘택 홀을 형성할 부분의 층간 절연막(26)이 노출되도록 상기 감광막을 패터닝한다. 그리고, 상기 패터닝 된 감광막을 마스크로 이용하여 상기 하부 전도체층(25)이 노출되도록 상기 층간절연막(26)을 식각한다. 이 때, 식각은 상기 층간절연막(26)이 충분히 제거되도록 하기 위하여 150 내지 200% 정도 오버 에치(over etch)하게 된다.
따라서, 상기 패드(PAD1, PAD2) 사이에 전류를 흘려 저항값을 측정하여 단선 여부를 확인한다.
이와 같이 구성되는 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하면 다음과 같다.
도 5a 내지 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시한 바와 같이, 반도체 기판(11)을 복수개의 제 1 영역(12)과 제 2 영역(13)으로 구분 정의한다. 그리고 전면에 제 1 감광막(18)을 증착하고 노광 및 현상하여 상기 제 2 영역(13)이 노출되도록 상기 제 1 감광막(18)을 패터닝한다.
상기 패터닝된 제 1 감광막(18)을 마스크로 이용하여 상기 반도체 기판(11)의 제 2 영역(13)을 선택적으로 식각하여 트렌치를 형성한다.
도 5b에 도시한 바와 같이, 상기 제 1 감광막(18)을 제거하고, 상기 트렌치가 형성된 반도체 기판(11)에 제 2 감광막(19)을 형성하고 노광 및 현상 공정으로 상기 제 1 영역(12) 및 제 2 영역(13)의 경계부에만 남도록 상기 제 2 감광막(19)을 패터닝한다.
상기 패터닝된 제 2 감광막(19)을 마스크로 이용하여 상기 반도체 기판(11) 의 제 1 영역(12) 및 제 2 영역(13)에 불순물 이온을 고농도로 주입하여 하부 전도체층(14)을 형성한다.
도 5c에 도시한 바와 같이, 상기 제 2 감광막(19)을 제거하고, 상기 하부 전도체층(14)을 포함한 기판 전면에 층간 절연막(15)을 형성한다.그리고 제 3 감광막(20)을 증착하고 노광 및 현상 공정으로 상기 각 하부 전도체층 양측 영역에 상응하는 상기 층간 절연막(15)이 노출되도록 패터닝한다. 상기 패터닝된 제 3 감광막(20)을 마스크로 이용하여 상기 층간절연막(15)을 식각하여 상기 각 하부 전도체층(14) 양측의 상기 층간 절연막(15)에 복수개의 콘택 홀(T)을 형성한다.
여기서, 상기 콘택 홀(T)을 형성하기 위한 식각 공정을 싱기 층간절연막(15) 두께의 150 내지 200% 정도로 오버 에치(over etch) 한다.
도 5d에 도시한 바와 같이, 상기 복수개의 콘택 홀(T)을 채우도록 금속층(텅스텐 등)을 증착하고 화학 기계적 연마(CMP) 공정을 실시하여 상기 콘택 홀(T)내에 상기 하부 전도체층(14)에 전기적으로 연결되도록 콘택 플러그(16)를 형성한다.
도 5e에 도시한 바와 같이, 상기 층간 절연막(15)상에 금속층을 증착하고 선택적으로 제거하여 상기 콘택 플러그(16)를 통해 상기 각 하부 전도체층(14)을 전기적으로 연결하기 위한 상부 전도체층(17)을 형성한다.
한편, 본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴 형성 방법도 도 5a 내지 5e와 유사하다. 단, 상술한 바와 같이 반도체 기판을 제 1, 제 2, 제 3 영역으로 구분하여 제 2 영역 및 제 3 영역에 깊이가 다른 트렌치를 형성한다.
이상에서 설명한 바와 같이, 콘택 홀 형성을 위한 오버 에치가 원하는 만큼 이루어 지지 않을 경우, 상기 트렌치 영역(제 2, 제 3 영역)에 형성되는 하부 전도체층에는 단선이 발생될 것이며, 이 때 측정된 저항은 기가 오옴 단위를 나타낼 것이다. 이를 이용하면 오버 에치가 정상적으로 이루어졌는지를 웨이퍼의 파기 없이도 확인 가능하게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 반도체 소자의 테스트 패턴 레이 아웃도
도 2는 도 1의 A-A' 선상의 단면도
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴 단면도
도 4는 본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴 단면도
도 5a 내지 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11, 21: 반도체 기판 12, 22: 제 1 영역
13, 23: 제 2 영역 14, 25: 하부 전도체층
15, 26: 층간 절연막 16, 27: 콘택 플러그
17, 28: 상부 전도체층 18, 19, 20: 감광막
24: 제 3 영역

Claims (5)

  1. 제 1 영역과 제 2 영역으로 정의되어, 상기 각 제 2 영역은 트렌치 구조를 갖는 반도체 기판;
    상기 제 1 영역과 제 2 영역에 서로 격리되어 형성되는 복수개의 하부 전도체층;
    상기 복수개의 하부 전도체층이 형성된 기판 전면에 형성되는 층간 절연막;
    상기 각 하부 전도체층에 전기적으로 연결되도록 상기 각 하부 전도체층 양측의 상기 층간 절연막에 형성되는 복수개의 콘택 플러그;
    상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하기 위해 상기 층간절연막위에 형성되는 복수개의 상부 전도체층을 포함하여 구성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서
    상기 각 하부 전도체층은 섬 모양으로 형성되고, 상기 복수개의 하부 전도체층들은 지그 재그 형태로 배열됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 영역, 제 2 영역 및 제 3 영역으로 정의되어, 상기 각 제 2 영역과 제 3 영역은 깊이가 서로 다른 트렌치 구조를 갖는 반도체 기판;
    상기 제 1 영역, 제 2 영역 및 제 3 영역에 서로 격리되어 형성되는 복수개 의 하부 전도체층;
    상기 복수개의 하부 전도체층이 형성된 기판 전면에 형성되는 층간 절연막;
    상기 각 하부 전도체층에 전기적으로 연결되도록 상기 각 하부 전도체층 양측의 상기 층간 절연막에 형성되는 복수개의 콘택 플러그;
    상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하기 위해 상기 층간절연막위에 형성되는 복수개의 상부 전도체층을 포함하여 구성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 반도체 기판을 제 1 영역과 제 2 영역으로 정의하여 상기 각 제 2 영역의 표면을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 제 1 영역과 제 2 영역 각각에 서로 격리되도록 복수개의 하부 전도체층을 형성하는 단계;
    상기 복수개의 하부 전도체층이 형성된 기판 전면에 층간 절연막을 형성하는 단계;
    상기 각 하부 전도체층 양측의 상기 층간 절연막에 복수개의 콘택 홀을 형성하는 단계;
    상기 각 하부 전도체층에 전기적으로 연결되도록 상기 복수개의 콘택 홀내에 복수개의 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그를 통해 상기 각 하부 전도체층을 전기적으로 연결하도록 상기 층간절연막위에 복수개의 상부 전도체층을 형성하는 단계를 포함하여 이루어 짐을 특징으로 하는 반도체 소자의 테스트 패턴의 형성 방법.
  5. 제 4 항에 있어서
    상기 반도체 기판을 제 1, 제 2 및 제 3 영역으로 정의하여 상기 제 2 영역과 제 3 영역에 깊이가 서로 다른 트렌치를 형성하고, 상기 각 제 1, 제 2 및 제 3 영역에 하부 전도체층을 형성함을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
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