CN110100307A - 三维存储器件及其制作方法 - Google Patents

三维存储器件及其制作方法 Download PDF

Info

Publication number
CN110100307A
CN110100307A CN201880005353.7A CN201880005353A CN110100307A CN 110100307 A CN110100307 A CN 110100307A CN 201880005353 A CN201880005353 A CN 201880005353A CN 110100307 A CN110100307 A CN 110100307A
Authority
CN
China
Prior art keywords
hard mask
contact
via hole
layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880005353.7A
Other languages
English (en)
Other versions
CN110100307B (zh
Inventor
王鹏程
王喆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN110100307A publication Critical patent/CN110100307A/zh
Application granted granted Critical
Publication of CN110100307B publication Critical patent/CN110100307B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公开了3D存储结构及形成方法的实施例。一种用于形成三维(3D)存储结构的方法包括在衬底上形成电介质层以及在3D存储结构的阶梯区域处、在电介质层中形成第一多个开口。方法还包括在3D存储结构的外围器件区域处、在电介质层中形成第二多个开口，以及在阶梯区域的第一多个开口中并且在外围器件区域的第二多个开口中形成至少一个硬掩模层。方法还包括使用至少一个硬掩模层蚀刻电介质层，以在相应的第一和第二多个开口的顶部部分中形成第一和第二多个过孔延伸区域。方法还包括在第一和第二多个开口中设置第一导电材料，以形成相应的第一和第二多个接触线。方法还包括在第一和第二多个过孔延伸区域中设置第二导电材料，以形成第一和第二多个接触焊盘，以及分别在第一和第二多个接触焊盘上形成第一和第二多个引线。

Description

三维存储器件及其制作方法
相关申请的交叉引用
本申请要求于2017年11月23日提交的中国专利申请No.201711184323.0的优先权，其全部内容通过引用并入本文中。
技术领域
本公开涉及半导体技术领域，并且尤其涉及一种用于形成三维(3D)存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。
发明内容
本公开中描述了具有接触焊盘的三维(3D)NAND存储器件的实施例及其形成方法。
在一些实施例中，一种用于在3D存储结构中形成互连的方法包括形成目标过孔并在目标过孔的顶部部分中形成过孔延伸区域。该方法还包括在目标过孔中形成接触线并在过孔延伸区域中形成连接到接触线的接触焊盘。该方法还包括基于接触焊盘形成金属引线并将金属引线连接到接触线。
在一些实施例中，所述目标过孔的顶部部分中的过孔延伸区域使用双镶嵌工艺形成。
在一些实施例中，使用双镶嵌工艺形成过孔延伸区域包括：在3D存储结构上形成硬掩模，使用曝光工艺定义过孔延伸区域，以及蚀刻目标过孔的顶部部分以形成过孔延伸区域。
在一些实施例中，在3D存储结构上形成硬掩模包括顺序地设置非晶碳层和氮氧化硅层。
在一些实施例中，在目标过孔中形成接触线并在连接到接触线的过孔延伸区域中形成接触焊盘包括在目标过孔和过孔延伸区域中填充金属材料。以这种方式，金属材料在目标过孔中形成接触线并且在过孔延伸区域中形成接触焊盘。
在一些实施例中，目标过孔包括阶梯过孔和外围器件区域过孔。
在一些实施例中，3D存储结构包括目标过孔和目标过孔的顶部部分中的过孔延伸区域。3D存储结构还包括目标过孔中的接触线和过孔延伸区域中的接触焊盘，并且接触线通过接触焊盘连接到上方形成的金属引线。
在一些实施例中，目标过孔包括阶梯区域过孔和外围器件区域过孔。
在一些实施例中，3D存储器件包括本文描述的3D存储结构。
在一些实施例中，一种电子器件包括本文描述的3D存储器件。
根据本公开的详细说明、权利要求书和附图，本领域技术人员可以理解本公开的其它方面。
附图说明
附图被并入本文中并构成说明书的一部分，其例示了本公开的实施例，并且与详细说明一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制作及使用本公开。
图1为根据本公开的一些实施例的3D NAND存储结构；
图2-6为根据本公开的一些实施例的用于在过孔延伸区域中形成接触焊盘的示例性制造方法；
图7为示出了根据本公开的一些实施例的用于在过孔延伸区域中形成接触焊盘的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或过孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”(例如NAND存储器串)的区域)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
随着对更高存储容量的需求持续增加，存储单元和阶梯结构的竖直层级的数量也增加。因此，如何在制造产能和工艺复杂性/成本之间取得平衡是具有挑战性的。
光刻和蚀刻工艺可以用于打开接触区域以在半导体结构中形成电连接，例如，用于形成引线或过孔的开口。例如，在3D NAND存储器件中，诸如过孔或引线的电连接通过将导电材料设置在开口中而形成并且连接到阶梯结构的每个层上的导电层。还形成将外围电路连接到其它器件/结构的电连接。在阶梯结构和外围电路上形成其它层和结构，例如金属层和过孔。示例性过孔可以包括将电触点连接到M0金属线的过孔0。M0金属线可以是局部互连，其代表第一互连层级并且通过过孔电连接到下面的半导体器件。其它金属线可以被形成在金属层中。
用于在3D NAND存储器件中形成过孔的光刻工艺包括使用光刻设备，该光刻设备是将所需图案施加到衬底上、通常施加到衬底的目标部分上的机器。例如，光刻设备可以包括图案化器件，其替代地被称为掩模或光罩，其用于产生要在集成电路的个体层上形成的电路图案。该图案可以与衬底(例如，3D NAND存储器件)上的目标部分(例如，阶梯结构或外围电路)对准并转移到目标部分上。通常通过将图案成像到提供在衬底上的辐射敏感材料(光致抗蚀剂)层上来执行图案的转移。随着器件临界尺寸继续缩小，在图案化工艺期间对准特征越来越具有挑战性，例如，由于诸如衬底拉应力、结构变形、对准精确度等的各种因素，可能发生阶梯结构和外围电路的过孔与接触结构之间的未对准。例如，如果过孔和沟道孔在有源器件区域中对准，则在阶梯区域中的引线和接触线之间或在外围区域中的引线和接触线(连接到外围器件)之间可能发生未对准。过孔或导电结构之间的未对准可以导致接触表面减少，这导致接触电阻的不期望的增加。在某些情况下，未对准的连接也可以导致电线之间的电气断开，并且导致器件故障和低器件良率。
为了解决上述缺点，本文描述的实施例涉及3D NAND存储器件的接触结构及其制造方法。示例性制造方法包括在3D NAND存储器件的阶梯区域和外围器件区域中形成多个目标过孔。过孔延伸区域可以形成在目标过孔的顶部部分并且接触焊盘形成在过孔延伸区域中。可以形成诸如引线的金属连接以通过相应的接触焊盘连接到每个过孔。在一些实施例中，双镶嵌工艺可以用于形成接触结构。可以在3D NAND存储器件的阶梯区域和外围区域中同时形成接触焊盘。接触焊盘可以提供诸如扩大的对准窗口的好处，其为相邻导电结构之间的后续对准提供了增加的接触表面。因此，接触焊盘可以减少潜在的未对准风险，这确保并改善了3D NAND存储器件的性能和良率。
在详细描述3D NAND存储器件中的接触焊盘之前，图1中示出了示例性3D NAND闪存存储器件。闪存存储器件包括衬底101、衬底101之上的绝缘层103、在绝缘层103之上的底部选择栅电极104的台阶、以及堆叠在底部选择栅电极104的顶上的控制栅电极107的多个台阶(例如，107-1、107-2和107-3)。闪存存储器件100还包括在控制栅电极107的堆叠层之上的顶部选择栅电极109的台阶、衬底101的处于相邻底部选择栅电极104之间的部分中的掺杂源极线区域120、以及穿过顶部选择栅电极109、控制栅电极107、底部选择栅电极104和绝缘层103的半导体沟道114。半导体沟道114(如虚线椭圆处所指)包括在半导体沟道114的内表面之上的存储器膜113和在半导体沟道114中被存储器膜113环绕的核心填充层115。闪存存储器件100还包括在顶部选择栅电极109之上的多个位线111，其设置在半导体沟道114上并连接到半导体沟道114。多个金属互连119通过多个金属触点117连接到栅电极(例如，104、107和109)。在器件制造期间，金属互连119对准并连接到金属触点117。在一些实施例中，金属触点117可以是形成在栅电极的相邻台阶之间的绝缘层中的过孔。为简单起见，图1中未示出绝缘层。栅电极也可以被称为字线，其包括顶部选择栅电极109、控制栅电极107和底部选择栅电极104。
在图1中，为了说明的目的，控制栅电极107-1、107-2和107-3的三个台阶与顶部选择栅电极109的一个台阶和底部选择栅电极104的一个台阶一起示出。栅电极的每个台阶在衬底101之上具有基本相同的高度。每个台阶的栅电极被穿过栅电极的堆叠层的栅隙缝108-1和108-2分开。同一台阶中的每个栅电极通过金属触点117导电地连接到金属互连119。也就是说，在栅电极上形成的金属触点的数量等于栅电极的数量(即，所有顶部选择栅电极109、控制栅电极107和底部选择栅电极104的总和)。此外，形成相同数量的金属互连以连接到每个金属触点117。
出于说明性目的，使用相同的元件编号标记3D NAND存储器件中的类似或相同的部件。然而，元件编号仅用于区分具体实施方式中的相关部分，并不指示功能、组成或位置的任何相似性或差异。图2-6中所示的结构200-600是3D NAND存储器件的每个部分。为了便于描述，未示出存储器件的其它部分。尽管使用3D NAND器件作为示例，但在各种应用和设计中，所公开的结构也可以应用于类似或不同的半导体器件中，以例如减小相邻字线之间的泄漏电流。所公开的结构的具体应用不应受本公开的实施例的限制。出于说明性目的，字线和栅电极可互换使用以描述本公开。在各种实施例中，层的数量、形成这些层的方法以及形成这些层的特定顺序可以根据不同的设计而变化，并且不应受本公开的实施例的限制。应注意，这些图中所示的“x”和“y”方向是为了清楚的目的而不应是限制性的。
下面参考图2-7进一步详细描述字线和包括接触焊盘的外围触点的示例性配置和制造工艺。图2-7中所示的示例性结构和制造工艺可以涉及形成3D NAND存储器件。3D NAND存储器件可以包括在任何适合的方向(例如正y方向、负y方向、正x方向、负x方向和/或任何适合的方向)上延伸的字线阶梯区域。
图2示出了根据一些实施例的具有电介质层和各种嵌入式半导体结构的3D NAND存储结构200。3D NAND存储结构200包括衬底202和电介质层211。为了便于描述，3D NAND存储结构200可以分成三个区域：阶梯区域210、有源器件区域220和外围器件区域230。
衬底202可以包括用于形成3D NAND存储结构的任何适合的材料。在一些实施例中，衬底202可包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、任何适合的III-V化合物材料、和/或其组合。可以使用任何适合的电介质材料形成电介质层211，例如，所述电介质材料是氧化硅、氮化硅、氮氧化硅和/或其它适合的电介质材料。电介质层211的沉积可以包括任何适合的方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)和/或其组合。电介质层211可以包括一个或多个蚀刻停止层并且为了便于描述而未示出。
在阶梯区域210和有源器件区域220中形成多个导体层234和电介质层236对。多个导体/电介质层对在本文中也称为“交替导体/电介质堆叠层”242。交替导体/电介质堆叠层242中的导体层234和电介质层236在竖直方向上交替。换句话说，除了交替导体/电介质堆叠层242的顶部或底部的那些之外，每个导体层234可以在两侧与两个电介质层236邻接，并且每个电介质层236可以在两侧与两个导体层234邻接。导体层234可以均具有相同的厚度或具有不同的厚度。类似地，电介质层236可以均具有相同的厚度或具有不同的厚度。在一些实施例中，交替导体/电介质堆叠层242包括具有与所述导体/电介质层对不同的材料和/或厚度的更多导体层或更多电介质层。导体层234可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层236可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
3D NAND存储结构200还包括形成在有源器件区域220中的NAND串214，并且包括多个控制栅(均是字线的部分)。交替导体/电介质堆叠层242中的每个导体层234可以充当NAND串214的每个存储单元的控制栅。此外，NAND串214可以包括位于上端的选择栅238(例如，漏极选择栅)和位于下端的另一个选择栅240(例如，源极选择栅)。如本文所使用的，部件(例如，NAND串214)的“上端”是在z方向上远离衬底202的端部，并且部件(例如，NAND串214)的“下端”是在z方向上靠近衬底202的一端。在一些实施例中，选择栅238和240可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
外围器件区域230可以形成在与有源器件区域220相邻处。外围器件区域230可以包括形成在衬底202上的多个外围器件206，其中外围器件的整体或部分形成在衬底202中(例如，在衬底202的顶表面下方)和/或直接在衬底202上。外围器件206可以包括在衬底202上形成的多个晶体管。隔离区和端子208(例如，晶体管的源极区、漏极区或栅极)也可以形成在衬底202中。
在一些实施例中，外围器件可以包括用于促进3D NAND存储结构200的操作的任何适合的数字、模拟和/或混合信号外围电路。例如，外围器件206可以包括以下中的一个或多个：页缓冲器、译码器(例如，行译码器和列译码器)、感测放大器、驱动器、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。在一些实施例中，外围器件使用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)形成在衬底202上。
3D NAND存储结构200还包括阶梯区域210、有源器件区域220和外围器件区域230中的接触结构。形成接触结构以提供与嵌入在衬底202和/或电介质层211中的器件的电连接。例如，3D NAND存储器件包括阶梯区域210中的一个或多个字线触点。字线触点可以在电介质层211内竖直延伸。每个字线触点可以具有与交替导体/电介质堆叠层242中的相应的导体层234接触的端部(例如，下端)，以单独地寻址阵列器件的相应字线。
3D NAND存储结构200还可以包括外围器件206上方的外围互连结构，以将电信号传输到外围器件206和从外围器件206传输电信号。外围互连结构可以包括一个或多个触点和导体层，其每者包括一个或多个互连线和/或过孔。如本文所使用的，术语“触点”可以广泛地包括任何适合类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连，包括竖直互连接入(例如，过孔)和横向线(例如，互连线)。
为了形成字线触点和外围互连结构，首先在电介质层211中形成开口，以暴露阵列器件的对应字线和/或外围器件206的端子208。例如，开口212穿过电介质层211形成在阶梯区域210中以暴露交替导体/电介质堆叠层242的一个或多个导体层234。开口212的宽度w1可以确定随后形成的字线触点的宽度。类似地，开口232穿过电介质层211形成在外围器件区域230中以暴露外围器件206的端子208。在一些实施例中，宽度w1可以在大约0.1μm和大约0.3μm之间的范围内。开口232的宽度w3可以确定随后形成的外围互连结构的宽度。在一些实施例中，宽度w3可以在大约0.1μm和大约0.3μm之间的范围内。可以使用一个或多个图案化和蚀刻工艺来形成开口212和232。例如，图案化工艺可以包括在电介质层211上形成光致抗蚀剂层、使光致抗蚀剂层暴露于图案、执行曝光后烘烤工艺、以及使光致抗蚀剂层显影以形成包括光致抗蚀剂的掩模元件。掩模元件可以保护电介质层211的区域，而一个或多个蚀刻工艺用于在电介质层211中形成开口。蚀刻工艺可以是反应离子蚀刻(RIE)工艺、湿法蚀刻工艺和/或其它适合的工艺。蚀刻工艺可以继续直到下面的层被暴露。例如，用于形成开口212的蚀刻工艺可以继续直到导体层234被暴露。在一些实施例中，用于形成开口232的蚀刻工艺可以继续直到下面的端子208被暴露。
图3示出了根据本公开的一些实施例的在形成一个或多个硬掩模之后的3D NAND存储结构300。如图3所示，3D NAND存储结构300包括设置在图2的3D NAND存储结构200上的第一硬掩模310、以及设置在第一硬掩模310上的第二硬掩模320。第一硬掩模310均厚设置在图2的3D NAND存储结构200的所有暴露区域上，所述暴露区域包括但不限于阶梯区域210中的开口212、外围器件区域230中的开口232、电介质层211的顶表面、和/或其它适合的暴露结构。第一硬掩模310的沉积可以包括任何适合的工艺，例如，CVD、PVD、PECVD、溅射、MOCVD、ALD和/或其组合。可以使用诸如非晶碳的任何适合的材料形成第一硬掩模310。在一些实施例中，可以使用任何适合的材料形成第一硬掩模310，所述材料例如氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅或其任何组合。在一些实施例中，可以使用诸如化学机械抛光工艺的平坦化工艺，使得第一硬掩模310的顶表面基本上是水平的。第二硬掩模320可以形成在第一硬掩模310上。例如，第二硬掩模320可以通过使用任何适合的工艺(例如，CVD、PVD、PECVD、溅射、MOCVD、ALD和/或其组合)均厚设置适合的材料来形成。在一些实施例中，可以使用诸如氮氧化硅的任何适合的材料形成第二硬掩模320。在一些实施例中，可以使用任何适合的材料形成第二硬掩模320，所述材料例如氧化硅、氮化硅、掺杂的氧化硅或其任何组合。在一些实施例中，可以使用不同材料形成第一和第二硬掩模层310和320。在一些实施例中，第一和第二硬掩模层310和320可以分别由非晶硅和氮氧化硅形成。在一些实施例中，需要一个硬掩模层。然而，第一和第二硬掩模层310和320的组合可以提供改善的光刻曝光准确度等益处。这又改善了电介质层211的后续蚀刻工艺的品质和准确度。
图4示出了根据本公开的一些实施例的在形成开口之后的3D NAND存储结构400，所述开口包括在开口的顶部部分中的过孔延伸区域。如图4所示，3D NAND存储结构400包括在阶梯区域210中的开口212之上的过孔延伸区域412和在外围器件区域230中的开口232之上的过孔延伸区域432。在一些实施例中，过孔延伸区域412和432可以是使用一次蚀刻工艺或多步蚀刻工艺形成，所述多步蚀刻工艺包括使用不同蚀刻剂化学品的蚀刻工艺。例如，分别在开口212和232之上形成的过孔延伸区域412和432可以使用双镶嵌工艺形成。在一些实施例中，可以通过适合的图案化和蚀刻工艺去除第二硬掩模层320的部分，以暴露下方第一硬掩模310的部分。随后可以使用适合的蚀刻工艺蚀刻第一硬掩模310的暴露的下方部分以暴露电介质层211的下方部分。可以使用第一和第二硬掩模310和320作为掩模来蚀刻电介质层211的暴露的下方部分。图案化工艺可以包括形成叠覆在第二硬掩模320上的光致抗蚀剂层、将光致抗蚀剂层暴露于图案、执行曝光后烘烤工艺、以及使光致抗蚀剂层显影，以形成包括光致抗蚀剂的掩模元件。掩模元件可以保护第二硬掩模320的区域，而蚀刻工艺可以用于去除第一硬掩模310和电介质层211的部分，以在电介质层211中形成开口412。电介质层211的蚀刻工艺可以包括定时蚀刻过程直到达到过孔延伸区域412或过孔延伸区域432的标称深度。例如，在阶梯区域210中的过孔延伸区域412可以具有在大约0.05μm和大约0.1μm之间的范围内的深度t1。在一些实施例中，过孔延伸区域412可以具有在大约0.3μm与大约0.6μm之间的宽度w2。在一些实施例中，相邻的过孔延伸区域412之间的间隔w5可以在大约0.1μm和大约10μm的范围内。类似地，可以在过孔延伸区域412的同一图案化和蚀刻步骤中形成外围器件区域230中的过孔延伸区域432。在一些实施例中，过孔延伸区域432可以具有在大约0.05μm和大约0.1μm之间的范围内的深度t2。在一些实施例中，过孔延伸区域432可以具有在大约0.1μm和大约10μm之间的宽度w4。在一些实施例中，相邻的过孔延伸区域432之间的间隔w6可以在大约0.1μm和大约10μm的范围内。在形成过孔延伸区域和开口之后，通过任何适合的蚀刻工艺去除第一和第二硬掩模310和320。
图5示出了根据本公开的一些实施例的在填充开口和形成在开口的顶部部分中的过孔延伸区域之后的3D NAND存储结构500。如图5所示，3D NAND存储结构500包括形成在过孔延伸区域中的接触焊盘和开口中的导电结构。例如，接触焊盘514形成在过孔延伸区域412中，并且导电结构512形成在阶梯区域210的开口212中。类似地，接触焊盘534形成在过孔延伸区域432中，并且导电结构532形成在外围器件区域230的开口232中。在一些实施例中，导电结构512可以是接触线，并且接触焊盘和导电结构可以统称为字线触点。通过在暴露的过孔延伸区域和开口中设置导电材料直到图4中的过孔延伸区域和开口被完全填充，可以形成接触焊盘514和534以及导电结构512。在一些实施例中，导电材料可以溢出到电介质层211的顶表面上。在一些实施例中，可以使用诸如化学机械抛光工艺的平坦化工艺来去除溢出导电材料，使得接触焊盘514和534的顶表面和电介质层211基本上是水平的(例如，共面)。接触焊盘514和534以及导体结构512和532可以包括导体材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。在一些实施例中，可以使用任何适合的沉积方法来设置导电材料，所述沉积方法例如CVD、PVD、PECVD、溅射、MOCVD、ALD和/或其组合。在一些实施例中，在开口中形成的导电材料可以与在过孔延伸区域中形成的导电材料不同。例如，可以使用任何适合的沉积方法将第一导电材料设置在开口中，并且可以使用任何适合的沉积方法将第二导电材料设置在第一导电材料上和过孔延伸区域中。在一些实施例中，可以在开口中和过孔延伸区域中设置多于两种的导电材料。在一些实施例中，诸如阻挡层、衬层之类的其它层可以设置在开口和过孔延伸区域中，并且为了便于描述而未示出。
图6示出了根据本公开的一些实施例的在引线被形成并且电连接到各种导电结构之后的3D NAND存储结构600。如图6所示，根据一些实施例，引线619A-619C形成在阶梯区域210中，引线650形成在有源器件区域220中，并且引线639A-639C形成在外围器件区域230中。以引线619A-619C为例，每根引线电连接到相应的接触焊盘514。如图6所示，引线619A-619C可能与下方的导电结构512不完全对准，因为引线的中心轴偏离其下方的导电结构512的各自的中心轴621A-621C。如图6所示，引线650与NAND串214对准。由于诸如衬底拉应力的各种因素，引线619A-619C和639A-639C可能不会分别完全对准到下方的导电结构512和532。然而，接触焊盘514提供附加的对准窗口，使得即使引线619A-619C不完全与导电结构512对准，只要引线619A-619C电接触它们各自的接触焊盘，也可以在引线619A-619C和选定的导电层234之间建立电连接。类似地，在外围器件区域230中，即使引线639A-639C未与导电结构532完全对准，只要引线639A-639C电连接到接触焊盘534，引线639A-639C同样电耦合(例如，导电连接)到端子208。
图7是根据本公开的一些实施例的在3D NAND存储器件中形成导电结构的示例性方法700的流程图。基于本文的公开内容，方法700中的操作可以以不同的顺序执行和/或可以发生变化。
在操作702，根据一些实施例，形成具有电介质层和目标过孔的半导体结构。半导体结构的示例可以是包括衬底和电介质层的3D NAND存储结构。衬底可以包括硅、硅锗、碳化硅、SOI、GOI、玻璃、氮化镓、砷化镓、任何适合的III-V族化合物材料、和/或其组合。可以使用氧化硅、氮化硅、氮氧化硅和/或其它适合的电介质材料形成电介质层。在3D NAND存储结构的阶梯区域和有源器件区域中形成多个导体层和电介质层对。在一些实施例中，交替的导体/电介质堆叠层242包括具有与导体/电介质层对不同的材料和/或厚度的更多导体层或更多电介质层。导体层可以包括W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。3D NAND存储器件还包括形成在有源器件区域中的NAND串，并且包括多个控制栅。外围器件区域可以包括形成在衬底上的多个外围器件。外围器件可以包括形成在衬底上的多个晶体管。隔离区和掺杂区也可以形成在衬底中。可以在阶梯中形成目标过孔以暴露交替导体/电介质堆叠层中的选定导电层。在一些实施例中，目标过孔可以形成在外围器件区域中，以暴露选定的掺杂区或嵌入式半导体器件的端子。
在操作704，根据本公开的一些实施例，在结构上形成一个或多个硬掩模。3D NAND存储结构可以包括第一硬掩模层和设置在第一硬掩模层上的第二硬掩模层。第一硬掩模层均厚设置在3D NAND存储结构的所有暴露区域上。第一硬掩模的沉积可以包括任何适合的工艺。可以使用诸如非晶碳的任何适合的材料形成第一硬掩模。在一些实施例中，可以使用诸如化学机械抛光工艺的平坦化工艺，使得第一硬掩模的顶表面基本上是水平的。可以使用诸如氮氧化硅的任何适合的材料在第一硬掩模上形成第二硬掩模。在一些实施例中，第一和第二硬掩模层可以使用不同的材料形成。在一些实施例中，第一和第二硬掩模层可以分别由非晶硅和氮氧化硅形成。
在操作706，根据本公开的一些实施例，在结构中形成开口并且开口包括开口的顶部部分中的过孔延伸区域。过孔延伸区域形成在阶梯区域中的开口之上，并且过孔延伸区域形成在外围器件区域中的开口之上。在一些实施例中，可以使用一次蚀刻工艺或多步蚀刻工艺来形成过孔延伸区域。例如，形成在开口之上的过孔延伸区域可以使用双镶嵌工艺形成。阶梯区域中的过孔延伸区域可以具有在大约0.05μm和大约0.1μm之间的范围内的深度。在一些实施例中，阶梯区域中的过孔延伸区域可以具有在大约0.3μm与大约0.6μm之间的宽度。在一些实施例中，阶梯区域中的相邻过孔延伸区域之间的间隔可以在大约0.1μm和大约10μm的范围内。类似地，在形成在阶梯区域中的过孔延伸区域的相同图案化和蚀刻步骤中可以形成外围器件区域中的过孔延伸区域。在一些实施例中，外围器件区域中的过孔延伸区域的深度可以在大约0.05μm和大约0.1μm之间的范围内。在一些实施例中，外围器件区域中的过孔延伸区域可以具有在大约0.1μm和大约10μm之间的宽度w4。在一些实施例中，外围器件区域中的相邻过孔延伸区域之间的间隔可以在大约0.1μm和大约10μm的范围内。过孔延伸区域的不同尺寸可以基于不同器件区域的不同功能和需要来提供设计灵活性。例如，通过实施本申请中描述的过孔延伸结构和方法，通过提供不同宽度的过孔延伸区域，可以在阶梯区域和外围器件区域中提供不同的对准公差。可以在相同的制造步骤期间形成不同器件区域中的不同的过孔延伸区域，而无需增加附加的制造步骤或利用附加的掩模。此外，过孔延伸区域的最大宽度和间隔也可以通过制造限制和设计需要来确定。例如，更大的宽度可以提供更大的对准公差，但是更小的过孔延伸区域间隔可能导致相邻的过孔延伸区域之间的电短路。在一些实施例中，过孔延伸区域间隔可以基本上等于用于制造包含过孔延伸区域的3D NAND存储结构的光刻设备的临界尺寸。在形成过孔延伸区域和开口之后，通过任何适合的蚀刻工艺去除第一和第二硬掩模。
在操作708，根据本公开的一些实施例，利用导电材料填充过孔延伸区域和开口。在阶梯和外围器件区域中，在过孔延伸区域中形成接触焊盘，并且在开口中形成导电结构。通过在暴露的过孔延伸区域和开口中设置导电材料直到过孔延伸区域和开口被完全填充，可以形成接触焊盘和导电结构。可以使用诸如化学机械抛光工艺的平坦化工艺来去除溢出的导电材料，使得接触焊盘和电介质层的顶表面基本上是水平的。接触焊盘和导体结构可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施例中，可以使用任何适合的沉积方法来设置导电材料，所述沉积方法例如是CVD、PVD、PECVD、溅射、MOCVD、ALD和/或其组合。
在操作710，根据本公开的一些实施例，形成引线并将引线电连接到各种导电结构。引线形成在阶梯和外围器件区域中。每个引线电连接到相应的接触焊盘。引线可能未与下面的导电结构完全对准，因为引线的中心轴偏离其下方的导电结构的各自的中心轴。在一些实施例中，一个或多个引线与NAND串对准，但是由于诸如衬底拉应力的各种因素，其它引线可能不完全对准到它们各自的下方导电结构。然而，接触焊盘提供附加的对准窗口，使得即使引线未与导电结构完全对准，只要引线电接触它们各自的接触焊盘，就可以在引线和选定的导电层之间建立电连接。
示例性制造方法包括在3D NAND存储器件的阶梯区域和外围区域中形成多个目标过孔。过孔延伸区域可以形成在目标过孔的顶端，并且接触焊盘形成为连接到过孔延伸区域中的每个过孔。金属连接可以形成为通过相应的接触焊盘连接到每个过孔。在一些实施例中，双镶嵌工艺可以用于形成接触结构。可以在3D NAND存储器件的阶梯区域和外围区域中同时形成接触焊盘。接触焊盘可以提供诸如扩大的对准窗口的益处，这是由于的用于相邻过孔之间的后续对准的接触表面增大。因此，接触焊盘可以降低潜在的未对准风险，这又确保并改善3D NAND存储器件的性能和良率。
在一些实施例中，一种用于形成三维(3D)存储结构的方法包括在衬底上形成电介质层以及在3D存储结构的阶梯区域的电介质层中形成第一多个开口。该方法还包括在3D存储结构的外围器件区域的电介质层中形成第二多个开口、以及在阶梯区域的第一多个开口中和外围器件区域的第二多个开口中形成至少一个硬掩模层。该方法还包括使用至少一个硬掩模层蚀刻电介质层，以在相应的第一多个开口和第二多个开口的顶部部分中形成第一多个过孔延伸区域和第二多个过孔延伸区域。该方法还包括在第一多个开口和第二多个开口中设置第一导电材料，以形成相应的第一和第二多个接触线。该方法还包括：在第一和第二多个过孔延伸区域中设置第二导电材料以形成第一和第二多个接触焊盘，以及分别在第一和第二多个接触焊盘上形成第一和第二多个引线。
在一些实施例中，一种用于形成三维(3D)存储结构的方法包括在衬底上形成电介质层以及蚀刻电介质层以在3D存储结构的阶梯区域中形成第一多个开口。该方法还包括：蚀刻电介质层以在3D存储结构的外围器件区域中形成第二多个开口，以及在第一和第二多个开口中以及在电介质层的顶表面上设置第一硬掩模层。该方法还包括在第一硬掩模层上设置第二硬掩模层以及使用第一和第二硬掩模层蚀刻电介质层，以在相应的第一和第二多个开口的顶部部分中形成第一和第二多个过孔延伸区域。该方法还包括在第一和第二多个过孔延伸区域中设置导电材料，以分别形成第一和第二多个接触焊盘。该方法还包括分别在第一和第二多个接触焊盘上形成第一和第二多个引线。
在一些实施例中，3D NAND存储结构包括其上形成的具有电介质层的衬底和包括形成在电介质层中的交替导体/电介质层堆叠层的阶梯区域。3D NAND存储结构还包括外围器件区域，该外围器件区域包括外围器件和多个互连结构。多个互连结构包括阶梯区域中的多个第一导电结构，多个第一导电结构包括第一多个接触焊盘和第一多个接触线。每个接触线电耦合到交替导电/电介质层堆叠层的导电层。多个互连结构还包括外围器件区域中的第二多个导电结构。第二多个导电结构包括第二多个接触焊盘和第二多个接触线。每个接触线电耦合到外围器件的一个或多个端子。3D NAND存储结构还包括分别在第一和第二多个接触焊盘上的第一和第二多个引线。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种用于形成三维(3D)存储结构的方法，所述方法包括：
在衬底上形成电介质层；
在所述3D存储结构的阶梯区域处、在所述电介质层中形成第一多个开口；
在所述3D存储结构的外围器件区域处在所述电介质层中形成第二多个开口；
在所述阶梯区域的所述第一多个开口中并且在所述外围器件区域的所述第二多个开口中形成至少一个硬掩模层；
使用所述至少一个硬掩模层蚀刻所述电介质层，以在相应的所述第一多个开口和所述第二多个开口的顶部部分中形成第一多个过孔延伸区域和第二多个过孔延伸区域；
在所述第一多个开口和所述第二多个开口中设置第一导电材料，以形成相应的第一多个接触线和第二多个接触线；
在所述第一多个过孔延伸区域和所述第二多个过孔延伸区域中设置第二导电材料，以形成第一多个接触焊盘和第二多个接触焊盘；以及
分别在所述第一多个接触焊盘和所述第二多个接触焊盘上形成第一多个引线和第二多个引线。
2.如权利要求1所述的方法，其中，形成所述至少一个硬掩模层包括在第一硬掩模层上设置第二硬掩模层。
3.如权利要求2所述的方法，其中，设置所述第一硬掩模层包括在所述第一多个开口和所述第二多个开口中设置所述第一硬掩模层。
4.如权利要求2所述的方法，其中，形成所述至少一个硬掩模层还包括在所述第一硬掩模层上执行平坦化工艺。
5.如权利要求2所述的方法，其中，设置所述第一硬掩模层包括设置非晶碳层。
6.如权利要求2所述的方法，其中，设置所述第二硬掩模层包括设置氮氧化硅层。
7.如权利要求1所述的方法，还包括在所述第一多个接触焊盘和所述第二多个接触焊盘上执行平坦化工艺，使得所述电介质层与所述第一多个接触焊盘和所述第二多个接触焊盘的顶表面基本上是水平的。
8.如权利要求1所述的方法，还包括去除所述至少一个硬掩模层。
9.如权利要求1所述的方法，其中，形成所述第一多个引线和所述第二多个引线包括将所述第一多个引线和所述第二多个引线中的每个引线对准到所述第一多个接触焊盘和所述第二多个接触焊盘的相应接触焊盘。
10.如权利要求1所述的方法，其中，在所述阶梯区域中形成所述第一多个开口包括蚀刻所述电介质层直到暴露下方的导电层。
11.如权利要求1所述的方法，其中，在所述外围器件区域中形成所述第二多个开口包括蚀刻所述电介质层直到暴露晶体管的掺杂区。
12.一种用于形成三维(3D)存储结构的方法，所述方法包括：
在衬底上形成电介质层；
蚀刻所述电介质层以在所述3D存储结构的阶梯区域中形成第一多个开口；
蚀刻所述电介质层以在所述3D存储结构的外围器件区域中形成第二多个开口；
在所述第一多个开口和所述第二多个开口中以及在所述电介质层的顶表面上设置第一硬掩模层；
在所述第一硬掩模层上设置第二硬掩模层；
使用所述第一硬掩模层和所述第二硬掩模层蚀刻所述电介质层，以在相应的所述第一多个开口和所述第二多个开口的顶部部分中形成第一多个过孔延伸区域和第二多个过孔延伸区域；
在所述第一多个过孔延伸区域和所述第二多个过孔延伸区域中设置导电材料，以分别形成第一多个接触焊盘和第二多个接触焊盘；以及
分别在所述第一多个接触焊盘和所述第二多个接触焊盘上形成第一多个引线和第二多个引线。
13.如权利要求12所述的方法，其中，设置所述第一硬掩模层包括在所述第一硬掩模层上执行平坦化工艺。
14.如权利要求12所述的方法，其中，设置所述第一硬掩模层包括设置非晶碳层。
15.如权利要求12所述的方法，其中，设置所述第二硬掩模层包括设置氮氧化硅材料。
16.一种3D NAND存储结构，包括：
衬底，其上形成有电介质层；
阶梯区域，包括形成在所述电介质层中的交替导体/电介质层堆叠层；
外围器件区域，包括外围器件；以及
多个互连结构，包括：
所述阶梯区域中的第一多个导电结构，所述第一多个导电结构包括第一多个接触焊盘和第一多个接触线，其中，每个接触线电耦合到所述交替导电/电介质层堆叠层的导电层；以及
所述外围器件区域中的第二多个导电结构，所述第二多个导电结构包括第二多个接触焊盘和第二多个接触线，其中，每个接触线电耦合到所述外围器件的一个或多个端子；以及
第一多个引线和第二多个引线，分别在所述第一多个接触焊盘和所述第二多个接触焊盘上。
17.如权利要求16所述的3D NAND存储结构，其中，所述第一多个接触焊盘中的每个接触焊盘形成在所述第一多个接触线中的每个接触线的顶部部分中。
18.如权利要求16所述的3D NAND存储结构，其中，所述第二多个接触焊盘中的每个接触焊盘形成在所述第二多个接触线中的每个接触线的顶部部分中。
19.如权利要求16所述的3D NAND存储结构，其中，所述第一多个接触焊盘中的每个接触焊盘的宽度能够在大约0.3μm和大约0.6μm之间的范围内。
20.如权利要求16所述的3D NAND存储结构，其中，所述第一多个接触焊盘或所述第二多个接触焊盘中的每个接触焊盘的厚度能够在大约0.05μm和大约0.1μm之间的范围内。
CN201880005353.7A 2017-11-23 2018-10-18 三维存储器件及其制作方法 Active CN110100307B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201711184323.0A CN107946237A (zh) 2017-11-23 2017-11-23 三维存储结构连线方法、存储结构、存储器及电子设备
CN2017111843230 2017-11-23
PCT/CN2018/110859 WO2019100875A1 (en) 2017-11-23 2018-10-18 Three-dimensional memory devices and fabricating methods thereof

Publications (2)

Publication Number Publication Date
CN110100307A true CN110100307A (zh) 2019-08-06
CN110100307B CN110100307B (zh) 2021-08-03

Family

ID=61930132

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201711184323.0A Pending CN107946237A (zh) 2017-11-23 2017-11-23 三维存储结构连线方法、存储结构、存储器及电子设备
CN201880005353.7A Active CN110100307B (zh) 2017-11-23 2018-10-18 三维存储器件及其制作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201711184323.0A Pending CN107946237A (zh) 2017-11-23 2017-11-23 三维存储结构连线方法、存储结构、存储器及电子设备

Country Status (3)

Country Link
CN (2) CN107946237A (zh)
TW (1) TWI683417B (zh)
WO (1) WO2019100875A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111512439A (zh) * 2020-03-19 2020-08-07 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
WO2022033161A1 (zh) * 2020-08-12 2022-02-17 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
US10535669B2 (en) 2017-11-23 2020-01-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109768049B (zh) * 2019-01-24 2020-06-05 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
WO2021097797A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111024739B (zh) * 2019-12-31 2023-03-21 长江存储科技有限责任公司 透射电子显微镜图像畸变的表征方法及表征装置
US11610842B2 (en) * 2020-12-02 2023-03-21 Macronix International Co., Ltd. Memory device and method of manufacturing the same
KR20220118742A (ko) * 2021-02-19 2022-08-26 삼성전자주식회사 반도체 장치
CN115643750A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919046A (zh) * 2007-12-31 2010-12-15 桑迪士克3D有限责任公司 采用双金属镶嵌工艺和压印光刻形成三维存储器阵列中的存储器线和通路的方法和装置
CN106601745A (zh) * 2015-10-13 2017-04-26 三星电子株式会社 存储装置
US20170278864A1 (en) * 2015-05-05 2017-09-28 Semiconductor Manufacturing International (Shanghai) Corporation 3d nand device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
CN103369873B (zh) * 2012-04-06 2016-05-11 南亚科技股份有限公司 封装结构与重布层基板以及其形成方法
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
CN105655368B (zh) * 2016-01-15 2018-09-25 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN106847820B (zh) * 2017-03-07 2018-10-16 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919046A (zh) * 2007-12-31 2010-12-15 桑迪士克3D有限责任公司 采用双金属镶嵌工艺和压印光刻形成三维存储器阵列中的存储器线和通路的方法和装置
US20170278864A1 (en) * 2015-05-05 2017-09-28 Semiconductor Manufacturing International (Shanghai) Corporation 3d nand device
CN106601745A (zh) * 2015-10-13 2017-04-26 三星电子株式会社 存储装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111512439A (zh) * 2020-03-19 2020-08-07 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
CN111512439B (zh) * 2020-03-19 2021-08-31 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
US11716843B2 (en) 2020-03-19 2023-08-01 Yangtze Memory Technologies Co., Ltd. Method for forming contact structures in three-dimensional memory devices
WO2022033161A1 (zh) * 2020-08-12 2022-02-17 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法

Also Published As

Publication number Publication date
CN107946237A (zh) 2018-04-20
TW201937698A (zh) 2019-09-16
TWI683417B (zh) 2020-01-21
WO2019100875A1 (en) 2019-05-31
CN110100307B (zh) 2021-08-03

Similar Documents

Publication Publication Date Title
CN110100307A (zh) 三维存储器件及其制作方法
US10755969B2 (en) Multi-patterning techniques for fabricating an array of metal lines with different widths
CN109844955B (zh) 用于减小三维存储器件中的应力的结构和方法
CN102891148B (zh) 用于单栅极非易失性存储器件的结构和方法
CN110121766A (zh) 在混合键合半导体器件中形成引线的方法
US10770468B2 (en) Three-dimensional memory devices and fabricating methods thereof
US11699659B2 (en) Staircase structure in three-dimensional memory device and method for forming the same
CN109166837A (zh) 半导体器件和制造方法
CN110858562B (zh) 半导体元件制造方法及其制得的半导体元件
US10971356B2 (en) Stack viabar structures
US11450604B2 (en) Staircase structure in three-dimensional memory device and method for forming the same
TW202147576A (zh) 三維記憶體元件的接觸墊結構及其形成方法
US7368373B2 (en) Method for manufacturing semiconductor devices and plug
KR20090068569A (ko) 반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법
US20200152871A1 (en) Multi function single via patterning
US20130299993A1 (en) Interconnection of semiconductor device and fabrication method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant