KR20220118742A - 반도체 장치 - Google Patents

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KR20220118742A
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insulating layer
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interlayer insulating
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김영신
박동식
이종민
최준용
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는. 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 셀 영역 상에 배치되고 셀 영역 분리막 상에 배치된 종단을 포함하는 비트 라인 구조체, 비트 라인 구조체의 종단의 측면 상에 배치된 셀 스페이서, 셀 스페이서의 측면 및 셀 영역 분리막의 상면을 따라 연장되는 식각 정지막, 및 식각 정지막 상에, 셀 스페이서의 측면 상에 배치되고 실리콘 질화물을 포함하는 층간 절연막을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성 및 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 셀 영역 상에 배치되고 셀 영역 분리막 상에 배치된 종단을 포함하는 비트 라인 구조체, 비트 라인 구조체의 종단의 측면 상에 배치된 셀 스페이서, 셀 스페이서의 측면 및 셀 영역 분리막의 상면을 따라 연장되는 식각 정지막, 및 식각 정지막 상에, 셀 스페이서의 측면 상에 배치되고 실리콘 질화물을 포함하는 층간 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 셀 영역 상에 배치되고 셀 영역 분리막 상에 배치된 종단을 포함하는 비트 라인 구조체, 페리 영역 상에 배치된 페리 게이트 구조체, 셀 영역 분리막 상에, 비트 라인 구조체의 종단 상에 배치되는 층간 절연막, 및 셀 영역 분리막 상에, 층간 절연막과 페리 게이트 구조체 사이를 채우는 삽입 절연막을 포함하고, 삽입 절연막과 접하는 층간 절연막의 측면은 삽입 절연막을 향해 볼록하다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 적어도 일부가 셀 영역의 기판 내에 배치되고 제1 방향으로 연장되는 게이트 전극, 셀 영역의 기판 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되고 종단이 셀 영역 분리막 상에 배치되는 비트 라인 구조체, 비트 라인 구조체의 측면 상에 배치되는 셀 스페이서, 비트 라인 구조체와 제2 방향으로 이격되어 기판의 페리 영역 상에 배치되는 페리 게이트 구조체, 셀 스페이서의 측면, 셀 영역 분리막의 상면 및 페리 게이트 구조체의 외측면을 따라 연장되는 식각 정지막, 및 식각 정지막 상에, 셀 스페이서의 측면 상에 배치되고 셀 스페이서와 페리 게이트 구조체 사이의 적어도 일부를 채우고, 실리콘 질화물을 포함하는 층간 절연막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다.
도 2는 도 1의 R1 부분을 확대하여 나타낸 개략적인 레이아웃이다.
도 3은 도 1의 R2 부분을 확대하여 나타낸 개략적인 레이아웃도이다.
도 4는 도 1의 A - A를 따라 절단한 단면도이다.
도 5는 도 2의 B - B를 따라 절단한 단면도이다.
도 6 내지 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 내지 도 13은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다. 도 2는 도 1의 R1 부분을 확대하여 나타낸 개략적인 레이아웃이다. 도 3은 도 1의 R2 부분을 확대하여 나타낸 개략적인 레이아웃도이다. 도 4는 도 1의 A - A를 따라 절단한 단면도이다. 도 5는 도 2의 B - B를 따라 절단한 단면도이다.
참고적으로, 도 4는 도 2 및 도 3의 비트 라인(BL)을 따라 절단한 단면도일 수 있다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 내지 도 5를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다.
셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20)을 정의할 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변을 따라 형성될 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제1 방향(D1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역 및 비트 라인 연결 영역을 포함할 수 있다. 비트 라인 연결 영역는 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역는 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 영역과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 3 내지 도 5를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 셀 게이트 구조체(110), 복수의 비트 라인 구조체(140ST), 복수의 스토리지 컨택(120), 정보 저장부(190) 및 페리 게이트 구조체(240ST)를 포함할 수 있다.
기판(100)은 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)는 셀 영역(20)에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 영역(24)에 배치될 수 있다.
셀 소자 분리막(105)은 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 셀 영역(20) 내에 셀 활성 영역(ACT)을 정의할 수 있다. 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 2에 도시된 바와 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 영역 분리막(22)도 STI 구조를 가질 수 있다. 셀 영역(20)은 셀 영역 분리막(22)에 의해 정의될 수 있다.
셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도 4 및 도 5에서, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 소자 분리막(105) 및 셀 영역 분리막(22)의 폭에 따라, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 4 및 도 5에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면과, 셀 영역 분리막(22)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다. 셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. 여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도 4 및 도 5에서 도시된 바와 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수도 있다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 형성될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(140)은 다중막일 수 있다. 셀 도전 라인(140)은 예를 들어, 제1 셀 도전막(141)과, 제2 셀 도전막(142)과, 제3 셀 도전막(143)을 포함할 수 있다. 제1 내지 제3 셀 도전막(141, 142, 143)은 기판(100) 및 셀 소자 분리막(105) 상에 순차적으로 적층될 수 있다. 셀 도전 라인(140)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 내지 제3 셀 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 셀 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 셀 도전막(142)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 셀 도전막(143)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 형성될 수 있다. 예를 들어, 비트 라인 컨택(146)은 셀 도전 라인(140)이 긴 아일랜드 형상을 갖는 셀 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역과 셀 도전 라인(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 도전 라인(140)은 제2 셀 도전막(142) 및 제3 셀 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 도전 라인(140)은 제1 내지 제3 셀 도전막(141, 142, 143)을 포함할 수 있다.
도 4에서, 셀 영역 분리막(22)에 최인접하는 셀 도전 라인(140)과 기판(100) 사이에, 비트 라인 컨택(146)이 배치되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 바와 달리, 셀 영역 분리막(22)에 최인접하는 셀 도전 라인(140)과 기판(100) 사이에, 비트 라인 컨택(146)이 배치될 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 이 때, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니며, 셀 라인 캡핑막(144)은 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질일 경우, 셀 라인 캡핑막(144)은 단일막으로 보일 수도 있다.
셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 바처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또 다른 예를 들어, 셀 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 삼중막일 수 있지만, 이에 제한되는 것은 아니다.
도시된 바와 달리, 셀 절연막(130)과 셀 영역 분리막(22) 사이에 예를 들어 실리콘 산화막을 포함하는 셀 버퍼막이 더 배치될 수도 있다.
비트 라인 구조체(140ST)는 제2 방향(D2)으로 길게 연장될 수 있다. 비트 라인 구조체(140ST)는 셀 영역 분리막(22) 상에 배치되는 종단을 포함할 수 있다. 비트 라인 구조체(140ST)의 종단의 측면 상에 후술할 셀 스페이서 부분(281)이 배치될 수 있다. 셀 스페이서 부분(281)은 비트 라인 구조체(140ST)의 종단의 단측면 상에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 셀 절연막(130)의 측면은 비트 라인 구조체(140ST)의 측면과 실질적으로 동일 평면 상에 배치될 수 있다.
비트 라인 구조체(140ST)는 셀 절연막(130)의 상면으로부터 제1 높이(h1)를 갖는 제1 부분, 제2 높이(h2)를 갖는 제2 부분을 포함할 수 있다. 제2 부분은 비트 라인 구조체(140ST)의 종단을 포함할 수 있다. 예를 들어, 제2 높이(h2)는 제1 높이(h1)보다 작을 수 있다. 제2 부분의 상면(140ST_2_US)은 제1 부분의 상면(140ST_1_US)보다 낮을 수 있다. 이에 따라 비트 라인 구조체(140ST)의 상면은 단차를 가질 수 있다. 셀 영역 분리막(22)과 중첩되는 영역에서, 비트 라인 구조체(140ST)의 상면은 단차를 가질 수 있다. 또는 도시된 건과 달리, 셀 영역 분리막(22)과 중첩되지 않는 영역에서, 비트 라인 구조체(140ST)의 상면은 단차를 가질 수 있다.
또한 비트 라인 구조체(140ST)는 셀 절연막(130)의 상면으로부터 제3 높이를 갖는 제3 부분을 더 포함할 수 있다. 제1 부분은 제2 부분과 제3 부분 사이에 배치될 수 있다. 제3 부분은 후술할 패드 분리 절연막(180)과 중첩될 수 있다. 예를 들어, 제3 높이는 제1 높이(h1)보다 작을 수 있으나 이에 제한되는 것은 아니다. 또한 제3 높이는 제2 높이(h2)와 다를 수 있으나, 도면에 도시된 바와 달리 실질적으로 같을 수도 있다.
펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다. 펜스 패턴(170)은 제2 방향(D2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스토리지 컨택(120)은 제1 방향(D1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(D2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 영역과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
페리 게이트 구조체(240ST)는 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 소자 분리막에 의해 정의된 페리 활성 영역 상에 배치될 수 있다. 또한 페리 게이트 구조체(240ST)의 일부는 셀 영역 분리막(22)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
페리 게이트 구조체(240ST)는 기판(100) 상에 순차적으로 적층된 페리 게이트 절연막(230), 페리 게이트 도전막(240) 및 페리 캡핑막(244)을 포함할 수 있다. 페리 스페이서(245)는 페리 게이트 구조체(240ST)의 측벽 상에 배치될 수 있다.
페리 게이트 도전막(240)은 페리 게이트 절연막(230) 상에 순차적으로 적층된 제1 내지 제3 페리 도전막(241, 242, 243)을 포함할 수 있다. 일 예로, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 추가적인 도전막이 배치되지 않을 수 있다. 다른 예로, 도시된 바와 달리, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 일함수 도전막과 같은 추가적인 도전막이 배치될 수 있다.
제1 내지 제3 페리 도전막(241, 242, 243) 각각은 제1 내지 제3 셀 도전막(141, 142, 143) 각각과 동일한 물질을 포함할 수 있다. 페리 게이트 절연막(23)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 페리 캡핑막(244)은 예를 들어, 실리콘 질화막, 실리콘 산질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
페리 스페이서(245)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 페리 스페이서(245)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 페리 스페이서(245)는 다중막일 수 있음은 물론이다. 몇몇 실시예들에 다른 반도체 장치에서, 페리 게이트 구조체(240ST)의 측면 상에 배치된 페리 스페이서(245)는 비트 라인 구조체(140ST)의 측면 상에 배치된 셀 스페이서 부분(281)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 페리 스페이서(245)는 실리콘 산화물을 포함할 수 있고, 셀 스페이서 부분(281)은 실리콘 질화물을 포함할 수 있다.
제1 식각 정지막(251)은 비트 라인 구조체(140ST)의 제1 부분의 상면(140ST_1_US)을 따라 연장될 수 있다. 제1 식각 정지막(251)은 비트 라인 구조체(140ST)의 제2 부분의 상면(140ST_2_US)을 따라 연장되지 않을 수 있다. 제1 식각 정지막(251)은 비트 라인 구조체(140ST)의 측면 및 셀 절연막(130)의 측면을 따라 연장될 수 있다. 제1 식각 정지막(251)은 비트 라인 구조체(140ST)의 종단의 단측면 및 셀 절연막(130)의 종단의 단측면을 따라 연장될 수 있다. 제1 식각 정지막(251)은 페리 게이트 절연막(230)의 측면, 페리 게이트 도전막(240)의 측면, 페리 캡핑막(244)의 측면 및 상면을 따라 연장될 수 있다.
제2 식각 정지막(252)은 비트 라인 구조체(140ST)의 제1 부분의 상면(140ST_1_US) 상에 배치된 제1 식각 정지막(251)을 따라 연장될 수 있다. 제2 식각 정지막(252)은 비트 라인 구조체(140ST)의 제2 부분의 상면(140ST_2_US)을 따라 연장되지 않을 수 있다. 제2 식각 정지막(252)은 후술할 셀 스페이서의 측면(281_S) 및 셀 영역 분리막의 상면(22_US)을 따라 연장될 수 있다. 제2 식각 정지막(252)은 페리 스페이서(245) 및 페리 게이트 구조체(240ST)의 프로파일을 따라 연장될 수 있다.
제1 식각 정지막(251) 및 제2 식각 정지막(252)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
삽입 절연막(290)은 비트 라인 구조체(140ST) 및 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252) 상에 배치될 수 있다. 삽입 절연막(290)은 셀 영역 분리막(22) 상에 제2 식각 정지막(252)에 의해 정의되는 공간의 적어도 일부를 채울 수 있다. 삽입 절연막(290)은 비트 라인 구조체(140ST) 및 페리 게이트 구조체(240ST) 사이에서 제2 식각 정지막(252) 및 후술할 층간 절연막(280)에 의해 정의되는 공간을 채울 수 있다.
삽입 절연막(290)은 층간 절연막(280)과 다른 물질을 포함할 수 있다. 삽입 절연막(290)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
층간 절연막(280)은 제2 식각 정지막(252), 비트 라인 구조체(140ST), 삽입 절연막(290) 및 페리 게이트 구조체(240ST)를 덮을 수 있다. 또한 층간 절연막(280)은 비트 라인 구조체(140ST)의 종단 상에 배치된 제1 식각 정지막(251)과 제2 식각 정지막(252) 사이를 채울 수 있다.
층간 절연막(280)은 셀 스페이서 부분(281)과 층간 절연막 부분(282)을 포함할 수 있다.
셀 스페이서 부분(281)은 셀 영역 분리막(22) 상에 배치될 수 있다. 셀 스페이서 부분(281)은 비트 라인 구조체(140ST)의 종단의 측면 상에 배치될 수 있다. 셀 스페이서 부분(281)은 비트 라인 구조체(140ST)의 종단의 측면 상에 배치된 제1 식각 정지막(251)과 제2 식각 정지막(252)에 의해 정의된 공간을 채울 수 있다.
층간 절연막 부분(282)은 제2 식각 정지막(252), 비트 라인 구조체(140ST), 삽입 절연막(290) 및 페리 게이트 구조체(240ST)를 덮을 수 있다. 층간 절연막 부분(282)은 비트 라인 구조체(140ST) 및 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252) 상에 배치될 수 있다.
층간 절연막 부분(282)은 셀 영역 분리막(22) 상에 제2 식각 정지막(252)에 의해 정의되는 공간의 적어도 일부를 채울 수 있다. 층간 절연막 부분(282)은 제2 식각 정지막(252)의 측벽과 직접 접촉할 수 있다. 층간 절연막 부분(282)은 셀 스페이서 부분의 측면(281_S) 상의 제2 식각 정지막(252) 상에 배치될 수 있다. 층간 절연막 부분(282)은 셀 스페이서 부분(281)과 인접한 제2 식각 정지막(252) 상에 배치될 수 있다. 즉, 층간 절연막 부분(282)과 삽입 절연막(290)은 비트 라인 구조체(140ST) 및 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252) 상에 셀 스페이서 부분(281)으로부터 차례로 배치될 수 있다. 층간 절연막 부분(282)은 제2 식각 정지막(252)에 의해 셀 스페이서 부분(281)과 이격될 수 있다. 층간 절연막 부분(282)은 셀 스페이서 부분(281) 및 페리 스페이서(245) 사이에 배치될 수 있다.
층간 절연막 부분(282)은 삽입 절연막(290)과 직접 접촉할 수 있다. 셀 스페이서 부분(281) 상에서, 삽입 절연막(290)과 접촉하는 층간 절연막 부분의 측면(282_S)은 곡선일 수 있다. 셀 스페이서 부분(281) 상에서, 삽입 절연막(290)과 접촉하는 층간 절연막 부분의 측면(282_S)은 삽입 절연막(290)을 향해 볼록할 수 있다.
도시된 바와 같이, 셀 스페이서 부분(281) 상에서, 층간 절연막 부분의 측면(282_S)은 셀 스페이서 부분(281) 상의 제2 식각 정지막(252)의 코너에서 만날 수 있다. 또는 도시된 바와 달리, 셀 스페이서 부분(281)과 인접한 제2 식각 정지막(252)의 바닥면의 적어도 일부를 따라 형성될 수 있다.
층간 절연막(280)은 예를 들어, 질화물 계열의 절연 물질을 포함할 수 있다. 셀 스페이서 부분(281)과 층간 절연막 부분(282)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 셀 스페이서 부분(281)과 층간 절연막 부분(282)은 실리콘 질화물을 포함할 수 있다.
도 1 및 도 3을 참조하면, 층간 절연막 부분(282)과 삽입 절연막(290)은 비트 라인(BL)의 종단에 배치될 수 있다. 층간 절연막 부분(282)과 삽입 절연막(290)은 비트 라인(BL)과 동일한 방향으로 연장될 수 있다. 예를 들어, 층간 절연막 부분(282) 및 삽입 절연막(290)은 제2 방향(D2)을 따라 연장될 수 있다. 매몰 컨택(BC)은 셀 영역과 마찬가지로, 제1 방향(D1) 및 제2 방향(D2)을 따라 일 직선 상에 배치될 수 있고, 랜딩 패드(LP)는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 매몰 컨택(BC)은 인접하는 층간 절연막 부분(282) 및 삽입 절연막(290) 사이에 형성될 수 있고, 랜딩 패드(LP)는 층간 절연막 부분(282) 및 삽입 절연막(290)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다.
층간 절연막(280)이 실리콘 산화물을 포함하는 경우, 층간 절연막(280)은 건식 식각 공정에 대해 내성이 떨어지기 때문에, 컨택이 형성되는 과정에서 같이 식각될 수 있다. 예를 들어, 층간 절연막(280)이 실리콘 산화물을 포함하는 경우 도 3의 매몰 컨택(BC)이 형성되는 과정에서 층간 절연막(280)의 적어도 일부가 같이 식각될 수 있다. 이에 따라 서로 이격된 컨택이 전기적으로 연결될 수 있어 반도체 장치의 신뢰성이 떨어질 수 있다.
하지만, 몇몇 실시예들에 따른 반도체 장치는 비트 라인 구조체(140ST)의 종단 상 제2 식각 정지막(252) 상에 실리콘 질화물을 포함하는 층간 절연막(280)이 배치될 수 있다. 따라서 층간 절연막(280)은 건식 식각 공정에 대해 내성이 있어 도 3의 매몰 컨택(BC)이 형성되는 과정에서 층간 절연막(280)이 식각되지 않을 수 있다. 이에 따라 반도체 장치의 신뢰성이 개선될 수 있다.
페리 배선 라인(265)은 층간 절연막 부분(282) 상에 배치될 수 있다. 페리 배선 라인(265)은 셀 라인 캡핑막(144)을 통과하여, 셀 도전 라인(140)과 연결될 수 있다. 또한 페리 배선 라인(265)은 도시되지는 않았지만, 셀 게이트 전극(112)과 연결될 수 있다. 페리 배선 분리 패턴(270)은 페리 배선 라인(265)을 분리할 수 있다.
페리 배선 라인(265)은 스토리지 패드(160)와 동일한 물질을 포함할 수 있다. 페리 배선 분리 패턴(270)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
제3 식각 정지막(292)은 패드 분리 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 제3 식각 정지막(292)은 셀 영역(20) 뿐만 아니라, 페리 영역(24)까지 연장될 수 있다. 제3 식각 정지막(292)은 페리 배선 라인(265) 및 페리 배선 분리 패턴(270) 상에 배치될 수 있다. 제3 식각 정지막(292)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 제3 식각 정지막(292) 내에 배치될 수 있다. 정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다.
일 예로, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 중첩되는 부분에 배치될 수 있다. 다른 예로, 도시된 바와 달리, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 중첩되는 제1 부분과, 상부 전극(193)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
페리 층간 절연막(293)은 제3 식각 정지막(292) 상에 배치될 수 있다. 페리 층간 절연막(293)은 상부 전극(193)의 측벽을 덮을 수 있다. 페리 층간 절연막(293)은 예를 들어, 절연 물질을 포함할 수 있다.
도 6 내지 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 6 내지 도 8은 도 1의 A - A를 따라 절단한 단면도들이다.
도 6을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 셀 절연막의 종단은 비트 라인 구조체의 종단으로부터 돌출될 수 있다. 셀 절연막의 측면(130_S)은 비트 라인 구조체의 측면(140ST_S)보다 돌출될 수 있다.
제1 식각 정지막(251)은 비트 라인 구조체(140ST)의 종단으로부터 돌출된 셀 절연막(130)의 상면과 셀 절연막의 측면(130S)을 따라 연장될 수 있다. 셀 스페이서 부분(281)은 비트 라인 구조체(140ST)의 종단으로부터 돌출된 셀 절연막(130)을 덮을 수 있다.
도 7을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 비트 라인 구조체의 종단은 셀 절연막(130)의 종단으로부터 돌출될 수 있다. 비트 라인 구조체의 측면(140ST_S)은 셀 절연막의 측면(130_S)으로부터 돌출될 수 있다.
제1 식각 정지막(251)은 비트 라인 구조체의 측면(140ST_S)을 따라 연장될 수 있다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 식각 정지막(252)의 적어도 일부는 셀 영역 분리막(22) 내로 리세스될 수 있다. 제2 식각 정지막의 바닥면(252_BS)은 셀 영역 분리막의 상면(22_US)보다 하측에 배치될 수 있다.
제2 식각 정지막의 바닥면(252_BS)은 셀 영역 분리막(22)을 향해 볼록한 부분 및 셀 영역 분리막(22)을 향해 오목한 부분 중 적어도 어느 하나를 포함할 수 있다.
도시된 바와 같이, 층간 절연막 부분(282)은 셀 스페이서 부분(281)과 인접한 제2 식각 정지막의 바닥면(252_BS)의 적어도 일부를 따라 형성될 수 있다. 또는 도시된 바와 달리, 층간 절연막 부분(282)은 셀 스페이서 부분(281)과 인접한 제2 식각 정지막의 바닥면(252_BS)의 코너에서 만날 수 있다.
도 9 내지 도 13은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 8을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
도 9를 참조하면, 셀 영역(20), 페리 영역(24) 및 셀 영역 분리막(22)을 포함하는 기판(100)이 제공될 수 있다.
이어서, 셀 절연막(130)은 셀 영역(20) 상에 형성될 수 있다. 셀 절연막(130)은 페리 영역(24)의 기판(100)을 노출시킬 수 있다.
이어서, 셀 영역(20)의 기판(100) 상에, 셀 도전막 구조체(140p_ST)가 형성될 수 있다. 셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 형성될 수 있다. 셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 순차적으로 적층된 프리 셀 도전막(140p)과, 프리 셀 캡핑막(144p)을 포함할 수 있다. 또한, 셀 도전막 구조체(140p_ST)와 기판(100) 사이에, 프리(pre) 비트 라인 컨택(146p)이 형성될 수 있다. 프리 비트 라인 컨택(146p)은 셀 도전막 구조체(140p_ST)와 기판(100)을 연결할 수 있다.
페리 영역(24)의 기판(100) 상에, 페리 게이트 절연막(230), 페리 게이트 도전막(240) 및 페리 캡핑막(244)이 형성될 수 있다. 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)은 셀 도전막 구조체(140p_ST)와 동시에 형성될 수 있다.
이어서, 셀 도전막 구조체(140p_ST)의 상면과 셀 도전막 구조체(140p_ST)의 측면, 및 페리 게이트 절연막(230), 페리 게이트 도전막(240) 및 페리 캡핑막(244)의 측면과 페리 캡핑막(244)의 상면을 따라 제1 식각 정지막(251)이 형성될 수 있다. 제1 식각 정지막(251)은 셀 영역 분리막의 상면(22_US)의 적어도 일부를 노출시킬 수 있다.
이어서, 셀 도전막 구조체(140p_ST)의 측면 상에 희생 스페이서(281p)가 형성될 수 있다. 페리 게이트 구조체(240ST)의 측면 상에 페리 스페이서(245)가 형성될 수 있다.
이어서, 제1 식각 정지막(251), 희생 스페이서의 측벽(281p_S), 셀 영역 분리막의 상면(22_US) 및 페리 스페이서(245)의 측벽을 따라 제2 식각 정지막(252)이 형성될 수 있다. 프리 셀 캡핑막(144p), 제1 식각 정지막(251), 및 제2 식각 정지막(252)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 희생 스페이서(281p)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
이어서, 제2 식각 정지막(252) 상에 프리 삽입 절연막(290p)이 형성될 수 있다. 프리 삽입 절연막(290p)은 제2 식각 정지막(252) 상에 셀 도전막 구조체(140p_ST)와 페리 게이트 구조체(240ST) 사이를 채울 수 있다. 프리 삽입 절연막(290p)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 10을 참조하면, 제2 식각 정지막(252) 상에 제1 개구부(OP1)를 포함하는 마스크 패턴(300)이 형성될 수 있다. 제1 개구부(OP1)는 셀 도전막 구조체(140p_ST) 및 희생 스페이서(281p) 상의 제2 식각 정지막(252)과 프리 삽입 절연막(290p)의 상면의 일부를 노출시킬 수 있다.
도 11을 참조하면, 마스크 패턴(300)을 식각 마스크로 이용하여 희생 스페이서(281p)의 상면이 노출되도록 식각 공정이 수행될 수 있다. 예를 들어, 건식 식각 공정이 수행될 수 있다. 이에 따라 제1 트렌치(t1)가 형성될 수 있다. 제1 트렌치(t1)는 프리 셀 캡핑막(144p), 셀 도전막 구조체(140p_ST)의 측면 상의 제1 식각 정지막(251), 희생 스페이서(281p)의 상면, 희생 스페이서(281p)의 측면 상의 제2 식각 정지막(252), 프리 삽입 절연막(290p)의 적어도 일부를 노출시킬 수 있다. 또한 제1 트렌치(t1)에 의해 셀 도전막 구조체(140p_ST)의 상면에 단차가 형성될 수 있다. 즉, 셀 절연막(130)의 상면으로부터 제1 높이(h1)를 갖는 제1 부분과 제2 높이(h2)를 갖는 제2 부분이 형성될 수 있다.
도 11 및 도 12를 참조하면, 마스크 패턴(300)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 예를 들어, 습식 식각 공정이 수행될 수 있다. 예를 들어, 불산(HF) 수용액을 이용하여 습식 식각 공정이 수행될 수 있다. 이에 따라 프리 삽입 절연막(290p)의 일부가 제거되어 제2 트렌치(t2)가 형성되고 삽입 절연막(290)이 형성될 수 있다. 또한 희생 스페이서(281p)가 제거되어 제3 트렌치(t3)가 형성될 수 있다.
제2 트렌치(t2)는 삽입 절연막(290)의 일부를 노출시킬 수 있다. 제2 트렌치(t2)는 삽입 절연막(290)을 향해 리세스될 수 있다. 제2 트렌치(t2)의 바닥면은 삽입 절연막(290)을 향해 볼록할 수 있다. 이는 습식 식각 공정에 기인할 수 있다.
제3 트렌치(t3)는 셀 도전막 구조체(140p_ST)의 종단 상에 배치된 제1 식각 정지막(251)과 제2 식각 정지막(252) 사이의셀 영역 분리막(22)의 상면의 적어도 일부를 노출시킬 수 있다.
도 12 및 도 13을 참조하면, 마스크 패턴(300)이 제거되고, 층간 절연막(280)이 형성될 수 있다. 층간 절연막(280)은 제2 식각 정지막(252) 및 제1 내지 제3 트렌치(t1, t2, t3)를 덮을 수 있다. 층간 절연막(280)은 제1 내지 제3 트렌치(t1, t2, t3)를 채울 수 있다. 이에 따라, 제3 트렌치(t3)를 채우는 셀 스페이서 부분(281)과 제1 및 제2 트렌치(t1, t2)를 채우고 제2 식각 정지막(252) 및 셀 도전막 구조체(140p_ST)를 덮는 층간 절연막 부분(282)이 형성될 수 있다.
층간 절연막 부분의 상면(282_US)은 기판(100)을 향해 볼록할 수 있다. 이는 제1 내지 제3 트렌치(t1, t2, t3)에 기인할 수 있다. 또는 도시된 바와 달리, 평탄화 공정에 의해 층간 절연막의 상면(280_US)은 평평할 수 있다.
이어서 도 13, 도 4 및 도 5를 참조하면, 셀 도전막 구조체(140p_ST), 셀 영역(20) 상의 층간 절연막(280) 및 제2 식각 정지막(252)을 패터닝하여, 제2 방향(D2)으로 길게 연장된 비트 라인 구조체(140ST)가 형성될 수 있다. 비트 라인 구조체(140ST)가 형성되는 동안, 비트 라인 컨택(146)이 형성될 수 있다.
이어서, 셀 게이트 구조체(110) 상에 펜스 패턴(170), 스토리지 컨택(120)이 형성될 수 있다. 이어서, 스토리지 패드(160), 페리 배선 라인(265) 및 페리 배선 분리 패턴(270)이 형성될 수 있다. 이어서, 제3 식각 정지막(292)이 형성될 수 있다. 또한, 정보 저장부(190)가 형성될 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 셀 스페이서(283)는 도 1 내지 도 5의 셀 스페이서 부분(281)에 대응되는 위치에 형성될 수 있다. 셀 스페이서(283)는 층간 절연막(280)과 분리될 수 있다. 셀 스페이서(283)는 층간 절연막(280)과 제2 식각 정지막(252)에 의해 이격될 수 있다. 제2 식각 정지막(252)은 비트 라인 구조체(140ST)의 상면, 셀 스페이서의 측면(283_S)을 따라 연속적으로 형성될 수 있다. 셀 스페이서의 측면(283_S)은 제2 식각 정지막(252)과 전체적으로 직접 접촉할 수 있다.
셀 스페이서(283)는 층간 절연막(280)과 다른 물질을 포함할 수 있다. 예를 들어, 셀 스페이서(283)는 산화물 계열의 절연 물질을 포함할 수 있다
층간 절연막(280)은 층간 절연막 부분(282)을 포함할 수 있다.
층간 절연막(280)과 중첩되는 비트 라인 구조체(140ST)의 상면은 단차를 포함하지 않을 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 도 9 내지 도 13을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 15는 도 10 이후의 도면일 수 있다. 도 15의 셀 스페이서(283)는 도 9의 희생 스페이서(281p)에 대응될 수 있다.
도 10 및 도 15를 참조하면, 마스크 패턴(300)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 예를 들어, 습식 식각 공정이 수행될 수 있다. 예를 들어, 불산(HF) 수용액을 이용하여 습식 식각 공정이 수행될 수 있다. 이에 따라, 프리 삽입 절연막(290p)의 일부가 제거되어 제4 트렌치(t4)가 형성되고 삽입 절연막(290)이 형성될 수 있다.
제4 트렌치(t4)는 삽입 절연막(290)의 일부를 노출시킬 수 있다. 제4 트렌치(t4)는 삽입 절연막(290)을 향해 리세스될 수 있다. 제4 트렌치(t4)의 바닥면은 삽입 절연막(290)을 향해 볼록할 수 있다. 이는 습식 식각 공정에 기인할 수 있다.
이어서, 도 14를 참조하면, 마스크 패턴(300)이 제거되고, 층간 절연막(280)이 형성될 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 비트 라인 구조체(140ST)와 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252) 상에 삽입 절연막(290) 및 층간 절연막(280)이 차례로 적층될 수 있다. 삽입 절연막(290) 및 층간 절연막(280)은 비트 라인 구조체(140ST)와 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252)에 의해 정의된 공간을 채울 수 있다.
층간 절연막(280)의 하면, 즉 층간 절연막(280)과 삽입 절연막(290)이 접하는 면은 기판(100)을 향해 볼록할 수 있다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 9 내지 도 13를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 15는 도 9 이후의 도면일 수 있다. 도 15의 셀 스페이서(283)는 도 10의 희생 스페이서(281p)에 대응될 수 있다.
도 17을 참조하면, 제2 식각 정지막(252) 상에 제2 개구부(OP2)를 포함하는 마스크 패턴(300)이 형성될 수 있다. 제2 개구부(OP2)는 셀 도전막 구조체(140p_ST) 및 희생 스페이서(281p) 상의 제2 식각 정지막(252)과 프리 삽입 절연막(290p)의 상면을 모두 노출시킬 수 있다. 제2 개구부(OP2)는 페리 게이트 구조체(240ST) 상의 제2 식각 정지막(252)의 적어도 일부를 노출시킬 수 있다. 하지만 이에 제한되는 것은 아니며, 제2 개구부(OP2)는 페리 게이트 구조체(240ST) 상의 제2 식각 정지막(252)을 노출시키지 않을 수 있다.
도 18을 참조하면, 마스크 패턴(300)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 예를 들어, 습식 식각 공정이 수행될 수 있다. 예를 들어, 불산(HF) 수용액을 이용하여 습식 식각 공정이 수행될 수 있다. 이에 따라, 프리 삽입 절연막(290p)의 상면이 리세스되어 제5 트렌치(t5)가 형성되고 삽입 절연막(290)이 형성될 수 있다.
제5 트렌치(t5)는 삽입 절연막(290)의 상면을 모두 노출시킬 수 있다. 제5 트렌치(t5)는 삽입 절연막(290)을 향해 리세스될 수 있다. 제5 트렌치(t5)의 바닥면은 삽입 절연막(290)을 향해 볼록할 수 있다. 이는 습식 식각 공정에 기인할 수 있다.
이어서, 도 17을 참조하면, 마스크 패턴(300)이 제거되고, 층간 절연막(280)이 형성될 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 삽입 절연막(도 16의 290)을 포함하지 않을 수 있다. 층간 절연막(280)은 제2 식각 정지막(252)을 모두 덮을 수 있다. 이에 따라 층간 절연막(280)은 비트 라인 구조체(140ST)와 페리 게이트 구조체(240ST) 사이의 제2 식각 정지막(252)에 의해 정의된 공간을 채울 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 도 9 내지 도 13을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 20은 도 17 이후의 도면일 수 있다.
도 17 및 도 20을 참조하면, 마스크 패턴(300)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 예를 들어, 건식 식각 공정이 수행될 수 있다. 이에 따라, 프리 삽입 절연막(290p)이 제거되어 제6 트렌치(t6)가 형성될 수 있다. 제6 트렌치(t6)는 셀 영역 분리막(22) 상의 제2 식각 정지막(252)에 의해 정의될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
22: 셀 영역 분리막 100: 기판
110: 게이트 구조체 140ST: 비트 라인 구조체
240ST: 페리 게이트 구조체 251: 제1 식각 정지막
252: 제2 식각 정지막 280: 층간 절연막
290: 삽입 절연막

Claims (20)

  1. 셀 영역 및 상기 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역의 둘레를 따라 형성되어 상기 셀 영역을 정의하는 셀 영역 분리막;
    상기 셀 영역 상에 배치되고 상기 셀 영역 분리막 상에 배치된 종단을 포함하는 비트 라인 구조체;
    상기 비트 라인 구조체의 상기 종단의 측면 상에 배치된 셀 스페이서;
    상기 셀 스페이서의 측면 및 상기 셀 영역 분리막의 상면을 따라 연장되는 식각 정지막; 및
    상기 식각 정지막 상에, 상기 셀 스페이서의 측면 상에 배치되고 실리콘 질화물을 포함하는 층간 절연막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 셀 영역 분리막 상에, 상기 층간 절연막의 측면 상에 배치되고, 상기 층간 절연막과 다른 물질을 포함하는 삽입 절연막을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 삽입 절연막은 실리콘 산화물을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 층간 절연막의 상기 측면은 상기 삽입 절연막과 접하고 상기 삽입 절연막을 향해 볼록한 반도체 장치.
  5. 제2 항에 있어서,
    상기 층간 절연막과 상기 삽입 절연막은 상기 비트 라인 구조체와 동일한 방향으로 연장되는 반도체 장치.
  6. 제2 항에 있어서,
    상기 페리 영역 상에 배치된 페리 게이트 구조체를 더 포함하고,
    상기 층간 절연막은 상기 삽입 절연막의 상면 및 상기 페리 게이트 구조체의 상면을 따라 연장되고,
    상기 삽입 절연막은 상기 페리 게이트 구조체와 상기 층간 절연막 사이를 채우는 반도체 장치.
  7. 제1 항에 있어서,
    상기 셀 영역 상에 상기 기판과 상기 비트 라인 구조체 사이에 배치되는 셀 절연막을 더 포함하고,
    상기 비트 라인 구조체의 상기 종단은 상기 셀 절연막의 상기 종단으로부터 돌출된 반도체 장치.
  8. 제1 항에 있어서,
    상기 페리 영역 상에 배치된 페리 게이트 구조체를 더 포함하고,
    상기 셀 영역 분리막 상에, 상기 셀 스페이서와 상기 페리 게이트 구조체 사이를 채우는 반도체 장치.
  9. 제1 항에 있어서,
    상기 셀 영역 분리막과 상기 층간 절연막 사이에 배치되고 상기 층간 절연막과 다른 물질을 포함하는 삽입 절연막을 더 포함하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 셀 영역 분리막과 상기 층간 절연막 사이에 배치되는 삽입 절연막을 더 포함하고,
    상기 삽입 절연막과 접하는 상기 층간 절연막의 하면은 상기 삽입 절연막을 향해 볼록한 반도체 장치.
  11. 셀 영역 및 상기 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역의 둘레를 따라 형성되어 상기 셀 영역을 정의하는 셀 영역 분리막;
    상기 셀 영역 상에 배치되고 상기 셀 영역 분리막 상에 배치된 종단을 포함하는 비트 라인 구조체;
    상기 페리 영역 상에 배치된 페리 게이트 구조체;
    상기 셀 영역 분리막 상에, 상기 비트 라인 구조체의 상기 종단 상에 배치되는 층간 절연막; 및
    상기 셀 영역 분리막 상에, 상기 층간 절연막과 상기 페리 게이트 구조체 사이를 채우는 삽입 절연막을 포함하고,
    상기 삽입 절연막과 접하는 상기 층간 절연막의 측면은 상기 삽입 절연막을 향해 볼록한 반도체 장치.
  12. 제11 항에 있어서,
    상기 층간 절연막은 상기 삽입 절연막과 다른 물질을 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 비트 라인 구조체의 상기 종단의 측면 상에 배치된 셀 스페이서와,
    상기 셀 스페이서의 측면, 상기 셀 영역 분리막의 상면 및 상기 페리 게이트 구조체의 외측면을 따라 연장된 식각 정지막을 더 포함하고,
    상기 삽입 절연막은 상기 식각 정지막과 상기 층간 절연막에 의해 정의되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 층간 절연막과 상기 셀 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 비트 라인 구조체의 상기 종단의 측면 상에 배치된 셀 스페이서와,
    상기 비트 라인 구조체의 상면의 적어도 일부, 상기 셀 스페이서의 측면, 상기 셀 영역 분리막의 상면 및 상기 페리 게이트 구조체의 외측면을 따라 연장된 식각 정지막을 더 포함하고,
    상기 셀 스페이서는 상기 식각 정지막과 상기 비트 라인 구조체의 상기 종단의 측면에 의해 정의되는 반도체 장치.
  16. 제15 항에 있어서,
    상기 셀 스페이서는 상기 층간 절연막과 다른 물질을 포함하는 반도체 장치.
  17. 셀 영역 및 상기 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역의 둘레를 따라 형성되어 상기 셀 영역을 정의하는 셀 영역 분리막;
    적어도 일부가 상기 셀 영역의 상기 기판 내에 배치되고 제1 방향으로 연장되는 게이트 전극;
    상기 셀 영역의 상기 기판 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되고 종단이 상기 셀 영역 분리막 상에 배치되는 비트 라인 구조체;
    상기 비트 라인 구조체의 측면 상에 배치되는 셀 스페이서;
    상기 비트 라인 구조체와 상기 제2 방향으로 이격되어 상기 기판의 상기 페리 영역 상에 배치되는 페리 게이트 구조체;
    상기 셀 스페이서의 측면, 상기 셀 영역 분리막의 상면 및 상기 페리 게이트 구조체의 외측면을 따라 연장되는 식각 정지막; 및
    상기 식각 정지막 상에, 상기 셀 스페이서의 측면 상에 배치되고 상기 셀 스페이서와 상기 페리 게이트 구조체 사이의 적어도 일부를 채우고, 실리콘 질화물을 포함하는 층간 절연막을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 셀 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 셀 스페이서와 상기 층간 절연막에 의해 이격되고, 상기 층간 절연막과 상기 페리 게이트 구조체 사이를 채우는 삽입 절연막을 더 포함하고,
    상기 층간 절연막은 상기 삽입 절연막의 상면 및 상기 페리 게이트 구조체의 상면을 따라 연장되는 반도체 장치.
  20. 제17 항에 있어서,
    상기 층간 절연막은 상기 셀 영역 분리막 상에 상기 셀 스페이서와 상기 페리 게이트 구조체 사이를 채우는 반도체 장치.
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