KR20220024305A - 반도체 메모리 장치 제조 방법 - Google Patents

반도체 메모리 장치 제조 방법 Download PDF

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KR20220024305A
KR20220024305A KR1020220016336A KR20220016336A KR20220024305A KR 20220024305 A KR20220024305 A KR 20220024305A KR 1020220016336 A KR1020220016336 A KR 1020220016336A KR 20220016336 A KR20220016336 A KR 20220016336A KR 20220024305 A KR20220024305 A KR 20220024305A
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임헌준
김성완
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정진원
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삼성전자주식회사
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Abstract

본 발명은 신뢰성이 향상된 반도체 메모리 장치 제조 방법을 제공하는 것이다. 본 발명의 반도체 메모리 장치 제조 방법은, 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하는 것, 활성 영역의 일부 및 소자 분리막의 일부를 제1 방향으로 식각하여 제1 트렌치를 형성하는 것, 제1 트렌치의 바닥면에 의해 노출된 소자 분리막의 일부를 제1 방향으로 선택적으로 식각하여 리세스를 형성하는 것, 리세스와 상기 제1 트렌치의 프로파일을 따라 희생막을 형성하는 것, 희생막과 활성 영역의 일부를 제1 방향으로 선택적으로 식각하여 제2 트렌치를 형성하는 것, 및 제2 트렌치 내에, 활성 영역과 연결되는 다이렉트 컨택을 형성하는 것을 포함하고, 제1 트렌치의 바닥면에 의해 노출되는 활성 영역의 제1 면에서 기판의 상면까지의 제1 높이는, 리세스의 바닥면에 의해 노출되는 소자 분리막의 제2 면에서 기판의 상면까지의 제2 높이보다 작고, 제2 트렌치의 바닥면에 의해 노출되는 활성 영역의 제3 면은 제2 면과 동일 평면에 놓인다.

Description

반도체 메모리 장치 제조 방법{MANUFACTURING METHOD FOR A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 활성 영역과 연결되는 복수의 다이렉트 컨택(Direct Contact: DC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 기술적 과제는, 신뢰성이 향상된 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법은, 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하는 것, 활성 영역의 일부 및 소자 분리막의 일부를 제1 방향으로 식각하여 제1 트렌치를 형성하는 것, 제1 트렌치의 바닥면에 의해 노출된 소자 분리막의 일부를 제1 방향으로 선택적으로 식각하여 리세스를 형성하는 것, 리세스와 상기 제1 트렌치의 프로파일을 따라 희생막을 형성하는 것, 희생막과 활성 영역의 일부를 제1 방향으로 선택적으로 식각하여 제2 트렌치를 형성하는 것, 및 제2 트렌치 내에, 활성 영역과 연결되는 다이렉트 컨택을 형성하는 것을 포함하고, 기판의 상면에서, 제1 트렌치의 바닥면에 의해 노출되는 활성 영역의 제1 면까지의 높이는, 리세스의 바닥면에 의해 노출되는 소자 분리막의 제2 면까지의 높이보다 크고, 제2 트렌치의 바닥면에 의해 노출되는 활성 영역의 제3 면은 제2 면과 동일 평면에 놓인다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법은, 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하는 것, 활성 영역의 일부 및 소자 분리막의 일부를 제1 방향으로 식각하여 제1 트렌치를 형성하는 것, 건식 식각 공정을 통해, 제1 트렌치의 바닥면에 의해 노출된 소자 분리막의 일부를 제1 방향으로 선택적으로 식각하여 리세스를 형성하는 것, 리세스와 제1 트렌치의 프로파일을 따라 희생막을 형성하는 것, 희생막과 활성 영역의 일부를 제1 방향으로 선택적으로 식각하여 제2 트렌치를 형성하는 것, 및 제2 트렌치 내에, 활성 영역과 연결되는 다이렉트 컨택을 형성하는 것을 포함하고, 제1 트렌치를 형성하는 것, 및 리세스를 형성하는 것은 인-시츄(in-situ)에서 진행되는 것을 포함하고, 기판의 상면에서 제1 트렌치의 바닥면에 의해 노출되는 활성 영역의 제1 면까지의 높이는, 리세스의 바닥면에 의해 노출되는 소자 분리막의 제2 면까지의 높이보다 크고, 제2 트렌치의 바닥면에 의해 노출되는 활성 영역의 제3 면은 제2 면과 동일 평면에 놓이고, 제1 위치에서, 제2 트렌치의 제1 방향과 교차하는 제2 방향으로의 제1 폭과, 제2 위치에서 제2 트렌치의 제2 방향으로의 제2 폭의 비는 1.13 이상 1.14 이하이고, 제1 위치는 상기 기판의 상면과 동일 레벨이고, 제2 위치는 제3 면으로부터 상기 제1 방향으로 50Å 만큼 이격된다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간도면들이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 레이아웃도이다.
도 14는 도 13의 A-A 선을 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법에 대해 설명한다.
도 1 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간도면들이다.
먼저, 도 1 및 도 2를 참조하면, 기판(100)이 제공될 수 있다.
기판(100)은 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 이와 달리 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100) 내에 소자 분리막(105)이 형성될 수 있다. 소자 분리막(105)은 활성 영역(ACT)을 정의할 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도 1에 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 제공될 수 있다. 활성 영역(ACT)은 서로 평행하게 배열될 수 있다. 활성 영역(ACT)의 단부는 이웃하는 다른 활성 영역(ACT)의 중심과 인접하도록 배열될 수 있다.
소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 절연 물질을 포함할 수 있다. 소자 분리막(105)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 소자 분리막(105)은 다중막일 수 있다. 예를 들어, 소자 분리막(105)은 산화물 라이너막, 질화물 라이너막, 및 매립 절연막을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 기판(100)의 상면(100_US)은 소자 분리막(105)의 상면과 동일 평면 상에 놓일 수 있지만, 이에 한정되는 것은 아니다.
도 3을 참조하면, 기판(100) 상에 버퍼막(110)과 프리 하부 전극(130p)이 순차적으로 형성될 수 있다.
버퍼막(110)은 기판(100)의 상면(110_US)을 덮을 수 있다. 버퍼막(110)은 차례로 적층된 제1 셀 절연막(111), 제2 셀 절연막(112), 및 제3 셀 절연막(113)을 포함할 수 있다. 제1 셀 절연막(111), 제2 셀 절연막(112), 및 제3 셀 절연막(113)은 순차적으로 적층될 수 있다. 제2 셀 절연막(112)은 제1 셀 절연막(111) 및 제3 셀 절연막(113)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 셀 절연막(112)은 실리콘 질화막을 포함할 수 있다. 제1 및 제3 셀 절연막(111, 113)은 실리콘 산화막을 포함할 수 있다.
프리 하부 전극(130p)은 버퍼막(110) 상에 형성될 수 있다. 프리 하부 전극(130p)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 예를 들어, 폴리실리콘막을 전면적으로 증착하고, 이온주입 공정을 복수회 진행할 수 있다. 이온주입 공정으로, 폴리실리콘막에 N형 또는 P형의 불순물을 도핑할 수 있다.
도 4를 참조하면, 프리 하부 전극(130p) 상에 마스크막(MASK)이 형성될 수 있다.
마스크막(MASK)은 다이렉트 컨택(도 14의 DC)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 마스크막(MASK)은 예를 들어, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
도 5를 참조하면, 마스크막(MASK)을 식각 마스크로 이용하여 프리 하부 전극(130p), 버퍼막(110), 소자 분리막(105)의 일부, 및 활성 영역(ACT)의 일부를 식각하여 제1 트렌치(t1)를 형성할 수 있다.
제1 트렌치(t1)는 건식 식각(dry etching) 공정을 통해 형성될 수 있다. 제1 트렌치(t1)는 프리 하부 전극(130p), 버퍼막(110), 소자 분리막(105)의 일부, 및 활성 영역(ACT)의 일부를 수직 방향(D4)으로 식각하여 형성될 수 있다. 수직 방향(D4)은 기판(100)의 상면(100_US)과 실질적으로 수직한 방향 또는 기판(100)의 두께 방향일 수 있다.
제1 트렌치(t1)는 활성 영역(ACT)의 제1 면(SUR1)을 노출할 수 있다. 제1 트렌치(t1)의 바닥면(t1_BS)은 활성 영역(ACT)의 제1 면(SUR1)을 노출할 수 있다. 제1 트렌치(t1)에 의해 노출되는 소자 분리막(105)의 표면은 활성 영역(ACT)의 제1 면(SUR1)보다 낮은 레벨에 배치되는 것으로 도시하였으나, 설명의 편의를 위한 것일뿐 이에 한정되는 것은 아니다.
도 6을 참조하면, 리세스(RCS)가 형성될 수 있다. 리세스(RCS)는 소자 분리막(105)의 일부를 식각하여 형성될 수 있다.
리세스(RCS)는 소자 분리막(105)의 일부를 선택적으로 식각하여 형성될 수 있다. 리세스(RCS)는 건식 식각(dry etching) 공정을 통해 형성될 수 있다. 리세스(RCS)는 소자 분리막(105)의 일부를 수직 방향(D4)으로 식각하여 형성될 수 있다. 소자 분리막(105)은 활성 영역(ACT)과 식각 선택비를 가질 수 있다. 소자 분리막(105)은 활성 영역(ACT)과 식각 선택비를 갖는 에천트(etchant)를 이용하여 선택적으로 식각될 수 있다. 일례로, 소자 분리막(105)은 실리콘 산화막을 포함하고, 활성 영역(ACT)은 불순물이 도핑된 실리콘막을 포함하기 때문에, 실리콘 산화막을 선택적으로 제거할 수 있는 에천트를 사용할 경우 소자 분리막(105)이 선택적으로 식각될 수 있다.
몇몇 실시예에서, 리세스(RCS)의 바닥면(RCS_BS)에 의해 소자 분리막(105)의 제2 면(SUR2)이 노출될 수 있다. 소자 분리막(105)의 제2 면(SUR2)은 활성 영역(ACT)의 제1 면(SUR1)보다 낮은 레벨에 배치될 수 있다. 예를 들어, 기판(100)의 상면(100_US)에서 활성 영역(ACT)의 제1 면(SUR1)까지의 제1 높이(H1)는 기판(100)의 상면(100_US)에서 소자 분리막(105)의 제2 면(SUR2)까지의 제2 높이(H2)보다 작다. 제1 높이(H1)와 제2 높이(H2)의 차이는 약 60Å일 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제1 트렌치(t1)의 측벽(t1_SW)은 리세스(RCS)의 측벽(RCS_SW)과 동일 평면에 놓일 수 있다. 일례로, 소자 분리막(105)의 일부를 노출하는 제1 트렌치(t1)의 측벽(t1_SW)과 소자 분리막(105)의 일부를 노출하는 리세스(RCS)의 측벽(RCS_SW)은 동일 평면에 놓일 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제1 트렌치(t1)를 형성하는 것과 리세스(RCS)를 형성하는 것은 인-시츄(in-situ)에서 진행될 수 있다. 이에 따라, 공정의 효율이 향상될 수 있다.
도 7을 참조하면, 제1 트렌치(t1)와 리세스(RCS)의 프로파일을 따라 희생막(SL)이 형성될 수 있다.
희생막(SL)은 활성 영역(ACT)의 제1 면(SUR1), 소자 분리막(105)의 제2 면(SUR2), 제1 트렌치(t1)의 측벽(t1_SW), 리세스(RCS)의 측벽(RCS_SW), 및 마스크막(MASK)의 상면을 따라 컨포말하게 형성될 수 있다. 희생막(SL)은 폴리실리콘막을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 8을 참조하면, 희생막(SL)의 일부 및 활성 영역(ACT)의 일부를 선택적으로 식각하여 제2 트렌치(t2)를 형성할 수 있다.
희생막(SL)의 일부 및 활성 영역(ACT)의 일부는 건식 식각 공정을 통해 식각될 수 있다. 희생막(SL)의 일부 및 활성 영역(ACT)의 일부는 수직 방향(D4)으로 식각될 수 있다. 일례로, 희생막(SL)은 폴리실리콘막을 포함하고, 활성 영역(ACT)은 실리콘막을 포함하고, 소자 분리막(105)은 실리콘 산화막을 포함하기 때문에, 희생막(SL)과 활성 영역(ACT)이 선택적으로 식각될 수 있다.
몇몇 실시예에서, 제2 트렌치(t2)는 활성 영역(ACT)의 제3 면(SUR3)을 노출할 수 있다. 제2 트렌치(t2)의 바닥면(t2_BS)은 활성 영역(ACT)의 제3 면(SUR3)을 노출할 수 있다. 활성 영역(ACT)의 제3 면(SUR3)은 소자 분리막(105)의 제2 면(SUR2)과 동일 평면에 놓일 수 있다. 예를 들어, 기판(100)의 상면(100_US)에서 활성 영역(ACT)의 제3 면(SUR3)까지의 제3 높이(H3)는 제2 높이(H2)와 동일할 수 있다.
몇몇 실시예에서, 제1 위치(P1)에서, 제2 트렌치(t2)의 수평 방향(D1)으로의 제1 폭(W1)은 제2 위치(P2)에서, 제2 트렌치(t2)의 상기 수평 방향(D1)으로의 제2 폭(W2)은 서로 다르다. 수평 방향(D1)은 기판(100)의 상면(100_US)과 나란한 방향일 수 있다. 수평 방향(D1)은 수직 방향(D4)과 실질적으로 수직인 방향일 수 있다. 수평 방향(D1)은 기판(100)의 두께 방향과 수직인 방향일 수 있다.
몇몇 실시예에서, 제1 위치(P1)는 기판(100)의 상면(100_US)과 동일 레벨일 수 있다. 제2 위치(P2)는 활성 영역(ACT)의 제3 면(SUR3)에서 상기 수직 방향(D4)으로 약 50Å 이격된 위치일 수 있다.
제1 위치(P1)에서, 제2 트렌치(t2)의 수평 방향(D1)으로의 제1 폭(W1)과 제2 위치(P2)에서, 제2 트렌치(t2)의 상기 수평 방향(D1)으로의 제2 폭(W2)의 비는 1.13 이상 1.14 이하일 수 있다. 제1 트렌치(t1)를 형성하고, 제2 트렌치(t2)를 형성하기 전에 리세스(RCS)를 형성하는 공정이 추가됨에 따라 제1 폭(W1)과 제2 폭(W2)의 비가 작아질 수 있다.
몇몇 실시예에서, 제1 폭(W1)과 제2 폭(W2)의 비가 1과 가까워짐에 따라, 후속 공정에서 다이렉트 컨택(DC)을 형성하는 과정에서 제2 트렌치(t2) 내에 잔여물이 발생되지 않을 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 구현될 수 있다.
도 9를 참조하면, 마스크막(MASK)과 희생막(SL)의 일부를 제거하여 프리 하부 전극(130p)의 상부를 노출시킬 수 있다. 이 때, 제2 트렌치(t2)의 측벽 상에 형성된 희생막(SL)은 제거되지 않을 수 있다.
몇몇 실시예에서, 소자 분리막(105)은 제1 부분(105a)과 제2 부분(105b)을 포함할 수 있다. 소자 분리막(105)의 제2 부분(105b)은 제1 부분(105a) 상에 형성될 수 있다. 소자 분리막(105)의 제1 부분(105a)은 제2 트렌치(t2)와 수평 방향(D1), 예를 들어, 기판(100)의 상면(100_US)과 나란한 방향으로 중첩되지 않을 수 있다. 소자 분리막(105)의 제2 부분(105b)은 제2 트렌치(t2)와 상기 수평 방향(D1)으로 중첩될 수 있다.
도 6에서, 리세스(RCS)는 건식 식각 공정을 통해 형성되기 때문에, 소자 분리막(105)은 이방성으로 식각될 수 있다. 이에 따라, 제1 트렌치(t1), 리세스(RCS), 및 제2 트렌치(t2)를 형성하는 과정에서, 소자 분리막(105)의 제2 부분(105b)은 수평 방향(D1)으로 식각되지 않을 수 있다. 이에 따라, 소자 분리막(105)의 제2 부분(105b)은 제2 트렌치(t2)와 상기 수평 방향(D1)으로 중첩될 수 있다.
도 10을 참조하면, 기판(100) 상에 불순물이 도핑된 폴리실리콘막을 증착하여 제2 트렌치(t2)를 채울 수 있다. 상기 불순물이 도핑된 폴리실리콘막은 프리 하부 전극(130p)의 상면을 덮을 수 있다.
이어서, CMP 공정을 진행하여 프리 하부 전극(130p) 상의 폴리실리콘막을 제거하여 프리 다이렉트 컨택(PDC)이 형성될 수 있다.
이어서, 프리 하부 전극(130p)과 프리 다이렉트 컨택(PDC) 상에, 프리 중부 전극(132p), 프리 상부 전극(134p), 프리 제1 캡핑막(142p), 및 프리 제2 캡핑막(144p)이 형성될 수 있다.
프리 중부 전극(132p)은 프리 하부 전극(130p)과 프리 다이렉트 컨택(PDC)을 덮을 수 있다. 프리 중부 전극(132p)은 TiSiN을 포함할 수 있다. 프리 상부 전극(134p)은 프리 중부 전극(132p)을 덮을 수 있다. 프리 상부 전극(134p)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
프리 제1 캡핑막(142p)은 프리 상부 전극(134p)을 덮을 수 있다. 프리 제2 캡핑막(144p)은 프리 제1 캡핑막(142p)을 덮을 수 있다. 프리 제1 캡핑막(142p) 및 프리 제2 캡핑막(144p)은 각각 실리콘 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 11을 참조하면, 프리 제2 캡핑막(144p), 프리 제1 캡핑막(142p), 프리 상부 전극(134p), 프리 중부 전극(132p), 프리 하부 전극(130p)을 각각 패터닝하여 제2 캡핑막(144), 제1 캡핑막(142), 비트라인 상부 전극(134), 비트라인 중부 전극(132), 및 비트라인 하부 전극(130)이 형성될 수 있다.
제2 캡핑막(144) 및 제1 캡핑막(142)은 비트라인 캡핑 패턴(140)을 구성할 수 있다. 비트라인 상부 전극(134), 비트라인 중부 전극(132), 및 비트라인 하부 전극(130)은 비트라인(BL)을 구성할 수 있다. 즉, 비트라인(BL)은 순차적으로 적층된 비트라인 하부 전극(130), 비트라인 중부 전극(132), 및 비트라인 상부 전극(134)을 포함할 수 있다. 비트라인 캡핑 패턴(140)은 비트라인(BL) 상에 형성될 수 있다.
이 때, 프리 다이렉트 컨택(PDC)도 패터닝되어 다이렉트 컨택(DC)이 형성될 수 있다. 다이렉트 컨택(DC)은 활성 영역(ACT)과 연결될 수 있다. 버퍼막(110)이 제1 내지 제3 셀 절연막(111, 112, 113)을 포함하는 삼중층 구조로 이루어지기에 식각 공정을 조절하기 용이할 수 있다.
제2 캡핑막(144) 및 제1 캡핑막(142)은 예를 들어, 각각 실리콘 질화막을 포함할 수 있다. 비트라인 하부 전극(130)은 예를 들어, 폴리실리콘막을 포함할 수 있다. 비트라인 중부 전극(132)은 예를 들어, TiSiN을 포함할 수 있다. 비트라인 상부 전극(134)은 예를 들어, 텅스텐(W)을 포함할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 12를 참조하면, 비트라인 캡핑 패턴(140)과 비트라인(BL)의 측벽을 덮는 비트라인 스페이서(150)가 형성될 수 있다.
비트라인 스페이서(150)와 비트라인 캡핑 패턴(140)을 식각 마스크로 이용하여 이웃하는 비트라인 스페이서(150)들 사이에서 버퍼막(110)과 기판(100)의 일부가 제거될 수 있다. 버퍼막(110)이 제1 내지 제3 셀 절연막(111, 112, 113)을 포함하는 삼중층 구조로 이루어지기에 식각 공정을 조절하기 용이할 수 있다. 이로써 신뢰성이 향상된 반도체 메모리 장치가 구현될 수 있다.
비트라인 스페이서(150)는 다이렉트 컨택(DC)이 형성된 비트라인(BL) 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 그러나, 다이렉트 컨택(DC)이 형성되지 않은 부분에서, 비트라인 스페이서(150)는 버퍼막(110) 상에 배치될 수 있다.
비트라인 스페이서(150)는 단일층일 수 있으나, 도시된 것처럼, 비트라인 스페이서(150)는 제1 및 제2 비트라인 스페이서(151, 152)를 포함하는 다중층일 수도 있다. 예를 들어, 제1 및 제2 비트라인 스페이서(151, 152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 비트라인 스페이서(150) 사이에, 기판(100)과 접하는 매몰 컨택(BC)이 형성될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)과 연결될 수 있다.
매몰 컨택(BC)은 예를 들어, 불순물이 도핑된 폴리실리콘막, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 레이아웃도이다. 도 14는 도 13의 A-A 선을 따라 절단한 단면도이다.
이하에서, 도 13 및 도 14를 이용하여 몇몇 실시예에 따른 반도체 메모리 장치에 대해 설명하도록 한다. 참고적으로, 도 13 및 도 14는 도 1 내지 도 12를 이용하여 설명한 반도체 메모리 장치 제조 방법에 의해 제조된 반도체 메모리 장치의 레이아웃도 및 단면도일 수 있다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 내용은 간단히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 기판(100) 내에 워드라인(WL)이 매립될 수 있다.
워드라인들(WL)은 활성 영역(ACT)을 가로지를 수 있다. 워드라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 워드라인들(WL)은 서로 제2 방향(D2)으로 이격될 수 있다. 워드라인들(WL)은 기판(100) 내에 매립되어, 제1 방향(D1)으로 연장될 수 있다. 도시되진 않았지만, 워드라인들(WL) 사이의 활성 영역(ACT) 내에 도핑 영역이 형성될 수 있다. 상기 도핑 영역에는 N형의 불순물이 도핑될 수 있다. 제1 방향(D1)은 제2 방향(D2)과 실질적으로 수직일 수 있다.
비트라인들(BL)은 버퍼막(110) 상에 배치될 수 있다. 비트라인들(BL)은 기판(100)과 워드라인들(WL)을 가로지를 수 있다. 도 13에 도시된 바와 같이, 비트라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BL)은 서로 제1 방향(D1)으로 이격될 수 있다.
활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 사이의 임의의 방향일 수 있다. 제4 방향(D4)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 실직적으로 수직일 수 있다. 제4 방향(D4)은 기판(100)의 두께 방향일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터 하부 전극(181)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터 하부 전극(181)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터 하부 전극(181) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터 하부 전극(181) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극(181) 사이의 컨택 저항이 감소될 수 있다.
비트라인(BL)은 다이렉트 컨택(DC)에 의해 셀 활성 영역(ACTC)의 도핑 영역과 전기적으로 연결될 수 있다. 다이렉트 컨택(DC)은 예를 들어, 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 매몰 컨택(BC)이 배치될 수 있다. 매몰 컨택(BC)들은 서로 이격될 수 있다. 매몰 컨택(BC)은 불순물이 도핑된 폴리실리콘막, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 매몰 컨택(BC)들은 평면적으로 서로 이격된 아일랜드 형상을 가질 수 있다. 매몰 컨택(BC)은 버퍼막(110)을 관통하여 활성 영역(ACT)의 도핑 영역들과 접할 수 있다.
매몰 컨택(BC) 상에, 랜딩 패드(LP)가 형성될 수 있다. 랜딩 패드(LP)는 매몰 컨택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 비트라인(BL)의 상면의 일부와 중첩될 수 있다. 랜딩 패드(LP)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(160)은 랜딩 패드(LP) 및 비트라인(BL) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(160)은 비트라인 캡핑 패턴(140) 상에 배치될 수 있다. 패드 분리 절연막(160)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(160)은 랜딩 패드(LP)의 상면을 덮지 않을 수 있다.
패드 분리 절연막(160)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(160)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
식각 정지막(170)은 패드 분리 절연막(160) 및 랜딩 패드(LP) 상에 배치될 수 있다. 식각 정지막(170)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
커패시터(180)는 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(180)는 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 커패시터(180)의 일부는 식각 정지막(170) 내에 배치될 수 있다. 커패시터(180)는 커패시터 하부 전극(181)과, 커패시터 유전막(182)과, 커패시터 상부 전극(183)을 포함한다.
커패시터 하부 전극(181)은 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터 하부 전극(181)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 커패시터 하부 전극(181)은 실린더 형상을 가질 수 있음은 물론이다. 커패시터 유전막(182)은 커패시터 하부 전극(181) 상에 형성된다. 커패시터 유전막(182)은 커패시터 하부 전극(181)의 프로파일을 따라 형성될 수 있다. 커패시터 상부 전극(183)은 커패시터 유전막(182) 상에 형성된다. 커패시터 상부 전극(183)은 커패시터 하부 전극(181)의 외측벽을 감쌀 수 있다.
커패시터 하부 전극(181) 및 커패시터 상부 전극(183)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(182)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(182)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(182)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(182)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110: 버퍼막 ACT: 활성 영역
BL: 비트라인 SL: 희생막
WL: 워드라인 DC: 다이렉트 컨택
BC: 매몰 컨택 t1: 제1 트렌치
t2: 제2 트렌치 RCS: 리세스
180: 커패시터

Claims (10)

  1. 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하는 것;
    상기 활성 영역의 일부 및 상기 소자 분리막의 일부를 제1 방향으로 식각하여 제1 트렌치를 형성하는 것;
    상기 제1 트렌치의 바닥면에 의해 노출된 상기 소자 분리막의 일부를 상기 제1 방향으로 선택적으로 식각하여 리세스를 형성하는 것;
    상기 리세스와 상기 제1 트렌치의 프로파일을 따라 희생막을 형성하는 것;
    상기 희생막과 상기 활성 영역의 일부를 상기 제1 방향으로 선택적으로 식각하여 제2 트렌치를 형성하는 것; 및
    상기 제2 트렌치 내에, 상기 활성 영역과 연결되는 다이렉트 컨택을 형성하는 것을 포함하고,
    상기 제1 트렌치의 바닥면에 의해 노출되는 상기 활성 영역의 제1 면에서 상기 기판의 상면까지의 제1 높이는, 상기 리세스의 바닥면에 의해 노출되는 상기 소자 분리막의 제2 면에서 상기 기판의 상면까지의 제2 높이보다 작고,
    상기 제2 트렌치의 바닥면에 의해 노출되는 상기 활성 영역의 제3 면은 상기 제2 면과 동일 평면에 놓이는, 반도체 메모리 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 트렌치를 형성하는 것 및 상기 리세스를 형성하는 것은 인-시츄(in-situ)에서 진행되는 것을 포함하는, 반도체 메모리 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 리세스는 건식 식각(dry etching) 공정을 이용하여 형성되고,
    상기 리세스의 일측벽은 상기 제1 트렌치의 일측벽과 동일 평면에 놓이는, 반도체 메모리 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 소자 분리막은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 소자 분리막의 제1 부분은 상기 제2 트렌치와 상기 제1 방향과 교차하는 제2 방향으로 비중첩되고,
    상기 소자 분리막의 제2 부분은 상기 제2 트렌치와 상기 제2 방향으로 중첩되는, 반도체 메모리 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 희생막은 폴리실리콘막을 포함하는, 반도체 메모리 장치 제조 방법.
  6. 제 1항에 있어서,
    제1 위치에서 상기 제2 트렌치의 상기 제1 방향과 교차하는 제2 방향으로의 제1 폭과, 제2 위치에서 상기 제2 트렌치의 제2 방향으로의 제2 폭의 비는 1.13 이상 1.14 이하이고,
    상기 제1 위치는 상기 기판의 상면과 동일 레벨이고,
    상기 제2 위치는 상기 제3 면으로부터 상기 제1 방향으로 50Å 만큼 이격된, 반도체 메모리 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 제2 트렌치의 바닥면은 상기 리세스의 바닥면과 동일 평면에 놓이는, 반도체 메모리 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 다이렉트 컨택을 형성하는 것은,
    상기 제2 트렌치를 채우는 프리 다이렉트 컨택을 형성하는 것과,
    상기 프리 다이렉트 컨택을 패터닝하는 것을 포함하는, 반도체 메모리 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 제1 면과 상기 제2 면 사이의 높이는 60Å인, 반도체 메모리 장치 제조 방법.
  10. 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하는 것;
    상기 활성 영역의 일부 및 상기 소자 분리막의 일부를 제1 방향으로 식각하여 제1 트렌치를 형성하는 것;
    건식 식각 공정을 통해, 상기 제1 트렌치의 바닥면에 의해 노출된 상기 소자 분리막의 일부를 상기 제1 방향으로 선택적으로 식각하여 리세스를 형성하는 것;
    상기 리세스와 상기 제1 트렌치의 프로파일을 따라 희생막을 형성하는 것;
    상기 희생막과 상기 활성 영역의 일부를 상기 제1 방향으로 선택적으로 식각하여 제2 트렌치를 형성하는 것; 및
    상기 제2 트렌치 내에, 상기 활성 영역과 연결되는 다이렉트 컨택을 형성하는 것을 포함하고,
    상기 제1 트렌치를 형성하는 것, 및 상기 리세스를 형성하는 것은 인-시츄(in-situ)에서 진행되는 것을 포함하고,
    상기 제1 트렌치의 바닥면에 의해 노출되는 상기 활성 영역의 제1 면에서 상기 기판의 상면까지의 제1 높이는, 상기 리세스의 바닥면에 의해 노출되는 상기 소자 분리막의 제2 면에서 상기 기판의 상면까지의 제2 높이보다 작고,
    상기 제2 트렌치의 바닥면에 의해 노출되는 상기 활성 영역의 제3 면은 상기 제2 면과 동일 평면에 놓이고,
    제1 위치에서, 상기 제2 트렌치의 상기 제1 방향과 교차하는 제2 방향으로의 제1 폭과, 제2 위치에서 상기 제2 트렌치의 상기 제2 방향으로의 제2 폭의 비는 1.13 이상 1.14 이하이고,
    상기 제1 위치는 상기 기판의 상면과 동일 레벨이고,
    상기 제2 위치는 상기 제3 면으로부터 상기 제1 방향으로 50Å 만큼 이격된, 반도체 메모리 장치 제조 방법.
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