KR20220059695A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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KR20220059695A
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한정훈
장지훈
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Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역을 정의하는 셀 영역 분리막, 셀 영역에 배치된 비트 라인 구조체, 페리 영역의 기판 상에, 제1 페리 게이트 도전막과 제1 페리 게이트 도전막 상의 제1 페리 캡핑막을 포함하는 제1 페리 게이트 구조체, 기판 상에, 제1 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막, 및 페리 층간 절연막 및 제1 페리 게이트 구조체를 덮고, 페리 층간 절연막과 다른 물질을 포함하는 삽입 층간 절연막을 포함하고, 페리 층간 절연막의 상면은 제1 페리 캡핑막의 상면보다 낮다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역을 정의하는 셀 영역 분리막, 셀 영역에 배치된 비트 라인 구조체, 페리 영역의 기판 상에, 제1 페리 게이트 도전막과 제1 페리 게이트 도전막 상의 제1 페리 캡핑막을 포함하는 제1 페리 게이트 구조체, 기판 상에, 제1 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막, 및 페리 층간 절연막 및 제1 페리 게이트 구조체를 덮고, 페리 층간 절연막과 다른 물질을 포함하는 삽입 층간 절연막을 포함하고, 페리 층간 절연막의 상면은 제1 페리 캡핑막의 상면보다 낮다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 셀 영역에 배치된 비트 라인 구조체, 페리 영역의 기판 상에 배치되고, 서로 간에 이격된 제1 내지 제3 페리 게이트 구조체, 및 기판 상에, 제1 내지 제3 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막을 포함하고, 각각의 제1 내지 제3 페리 게이트 구조체는 페리 게이트 도전막과 페리 게이트 도전막 상의 페리 캡핑막과, 페리 게이트 도전막 및 페리 캡핑막의 측벽 상의 페리 스페이서를 포함하고, 제1 페리 게이트 구조체는 제2 페리 게이트 구조체 및 제3 페리 게이트 구조체 사이에 배치되고, 페리 층간 절연막의 상면은 각각의 제1 내지 제3 페리 게이트 구조체의 페리 캡핑막의 상면보다 낮고, 제1 페리 게이트 구조체의 페리 게이트 도전막과 제2 페리 게이트 구조체의 페리 게이트 도전막이 이격된 제1 거리는 제1 페리 게이트 구조체의 페리 게이트 도전막과 제3 페리 게이트 구조체의 페리 게이트 도전막이 이격된 제2 거리와 다르고, 기판의 상면을 기준으로, 제1 페리 게이트 구조체 및 제2 페리 게이트 구조체 사이의 페리 층간 절연막의 상면의 높이는 제1 페리 게이트 구조체 및 제3 페리 게이트 구조체 사이의 페리 층간 절연막의 상면의 높이와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역을 정의하는 셀 영역 분리막, 셀 영역의 기판 상에, 일방향으로 연장된 셀 도전 라인과 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 셀 영역의 기판 내에 배치되고, 셀 도전 라인과 교차하는 셀 게이트 전극, 셀 도전 라인과 일방향으로 이격된 블록 도전 라인과, 블록 도전 라인 상의 블록 캡핑막을 포함하는 블록 도전 구조체, 페리 영역의 기판 상에, 페리 게이트 도전막과 페리 게이트 도전막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체로, 페리 캡핑막의 상면은 셀 라인 캡핑막의 상면보다 낮은 페리 게이트 구조체, 기판 상에, 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막, 및 블록 도전 라인 및 셀 도전 라인 사이의 셀 영역 분리막 상에 배치되고, 페리 층간 절연막과 동일한 물질을 포함하는 셀 층간 절연막을 포함하고, 기판의 상면을 기준으로, 페리 층간 절연막의 상면의 높이는 페리 캡핑막의 상면의 높이보다 작다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고, 셀 영역의 기판 내에, 셀 게이트 전극을 형성하고, 셀 영역의 기판 상에, 프리 셀 도전막과 프리 셀 도전막 상의 하부 셀 캡핑막을 포함하는 셀 도전막 구조체를 형성하고, 페리 영역의 기판 상에, 페리 게이트 도전막과 페리 게이트 도전막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체를 형성하고, 페리 게이트 구조체는 셀 도전막 구조체와 동시에 형성되고, 기판 상에, 셀 도전막 구조체의 프로파일 및 페리 게이트 구조체의 프로파일을 따라 연장된 식각 정지막을 형성하고, 식각 정지막 상에, 식각 정지막을 덮는 제1 프리 층간 절연막을 형성하고, 셀 도전막 구조체의 상면 및 페리 게이트 구조체의 상면 상에 배치된 제1 프리 층간 절연막을 제거하여, 식각 정지막 상에 제2 프리 층간 절연막을 형성하고, 에치백 공정을 통해 제2 프리 층간 절연막의 일부를 제거하여, 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막을 형성하고, 페리 층간 절연막을 형성한 후, 셀 영역 및 페리 영역의 식각 정지막 상에 삽입 층간 절연막을 형성하고, 셀 영역 상의 삽입 층간 절연막과, 셀 도전막 구조체를 패터닝하여, 기판 상에 비트 라인 구조체를 형성하는 것을 포함하고, 기판의 상면을 기준으로, 페리 층간 절연막의 상면의 높이는 페리 캡핑막의 상면의 높이보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 셀 영역을 나타내는 개략적인 레이아웃이다.
도 2는 도 1의 셀 영역을 포함하는 반도체 메모리 장치의 개략적인 레이아웃이다.
도 3의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 4 및 도 5는 각각 도 1의 A - A 및 B - B를 따라 절단한 단면도이다.
도 6 및 도 7은 각각 도 2의 C - C 및 D -D를 따라 절단한 단면도이다.
도 8은 도 2의 E - E를 따라 절단한 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 13은 도 11의 F - F 및 G - G를 따라 절단한 단면도이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 16a 내지 도 21b는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 셀 영역을 나타내는 개략적인 레이아웃이다. 도 2는 도 1의 셀 영역을 포함하는 반도체 메모리 장치의 개략적인 레이아웃이다. 도 3의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 4 및 도 5는 각각 도 1의 A - A 및 B - B를 따라 절단한 단면도이다. 도 6 및 도 7은 각각 도 2의 C - C 및 D -D를 따라 절단한 단면도이다. 도 8은 도 2의 E - E를 따라 절단한 단면도이다.
참고적으로, 도 6는 셀 영역 분리막(22)에서 도 1의 비트 라인(BL)을 따라 절단한 단면도일 수 있다. 도 7은 셀 영역 분리막(22)에서 도 1의 워드 라인(WL)을 따라 절단한 단면도일 수 있다. 도 8은 페리(peri) 영역의 트랜지스터 형성 영역을 절단한 예시적인 단면도일 수 있다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 내지 도 3을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다.
셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(도 4의 100) 내에 형성된 셀 소자 분리막(도 4의 105)에 의해 정의될 수 있다. 반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제1 방향(D1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)을 포함할 수 있다. 비트 라인 연결 영역(103a)는 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역(103b)는 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 4의 191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 4의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 4의 191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역(103a)과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 영역(103b)과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 4의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)를 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 8을 참고하면 몇몇 실시예들에 따른 반도체 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)와, 페리 게이트 구조체(240ST)를 포함할 수 있다.
기판(100)은 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)는 셀 영역(20)에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 영역(24)에 배치될 수 있다.
셀 소자 분리막(105)은 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 셀 영역(20) 내에 셀 활성 영역(ACT)을 정의할 수 있다. 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)는 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)는 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 영역 분리막(22)도 STI 구조를 갖는 셀 경계 분리막이 형성될 수 있다. 셀 영역(20)은 셀 영역 분리막(22)에 의해 정의될 수 있다.
셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도 4 내지 도 8에서, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 소자 분리막(105) 및 셀 영역 분리막(22)의 폭에 따라, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 6 및 도 7에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면과, 셀 영역 분리막(22)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)를 가로질러 형성될 수 있다. 셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. 여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 형성될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다. 도 7에서, 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면의 일부를 덮지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)는 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(140)은 다중막일 수 있다. 셀 도전 라인(140)은 예를 들어, 제1 셀 도전막(141)과, 제2 셀 도전막(142)과, 제3 셀 도전막(143)을 포함할 수 있다. 제1 내지 제3 셀 도전막(141, 142, 143)은 기판(100) 및 셀 소자 분리막(105) 상에 순차적으로 적층될 수 있다. 셀 도전 라인(140)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 내지 제3 셀 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 셀 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 셀 도전막(142)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 셀 도전막(143)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 형성될 수 있다. 예를 들어, 비트 라인 컨택(146)은 셀 도전 라인(140)이 긴 아일랜드 형상을 갖는 셀 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역(103a)과 배선 구조체(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 4에서, 비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 도전 라인(140)은 제2 셀 도전막(142) 및 제3 셀 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 도전 라인(140)은 제1 내지 제3 셀 도전막(141, 142, 143)을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 이 때, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 도 20a에 도시된 것과 같이, 셀 라인 캡핑막(144)은 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질일 경우, 셀 라인 캡핑막(144)은 단일막으로 보여질 수도 있다.
셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 버퍼막(101)은 셀 절연막(130)과 셀 영역 분리막(22) 사이에 배치될 수 있다. 셀 버퍼막(101)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 셀 라인 스페이서(150)는 비트 라인 컨택(146)이 형성된 셀 도전 라인(140)의 부분에서 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.
그러나, 비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 셀 라인 스페이서(150)는 셀 절연막(130) 상에 배치될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에서 배치될 수 있다.
셀 라인 스페이서(150)는 단일막일 수 있으나, 도시된 것처럼, 셀 라인 스페이서(150)는 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 셀 라인 스페이서(152)는 셀 도전막(130) 상에 배치되지 않지만, 비트 라인 컨택(146)의 측벽 상에 배치될 수 있다. 도 7에서, 셀 게이트 구조체(110)의 상면 상에서, 제4 셀 라인 스페이서(154)는 제1 방향(D1)으로 인접하는 셀 도전 라인(140)의 측벽과, 셀 게이트 캡핑 패턴(113)의 상면을 따라 연장될 수 있다.
도 6에서, 비트 라인 구조체(140ST)는 제2 방향(D2)으로 길게 연장될 수 있다. 비트 라인 구조체(140ST)는 셀 영역 분리막(22) 상에 정의된 단측벽을 포함할 수 있다. 비트 라인 구조체(140ST)의 단측벽 상에, 제1 셀 경계 스페이서(246_1)가 배치될 수 있다.
즉, 셀 라인 스페이서(150)는 비트 라인 구조체(140ST)의 측벽 중 제2 방향(D2)으로 길게 연장된 장측벽 상에 배치될 수 있다.
도 7에서, 더미 비트 라인 구조체(140ST_1)는 셀 영역 분리막(22) 상에 배치될 수 있다. 더미 비트 라인 구조체(140ST_1)는 비트 라인 구조체(140ST)와 동일한 구조를 가질 수 있다. 즉, 더미 비트 라인 구조체(140ST_1)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다.
비트 라인 구조체(140ST)와 마주보는 더미 비트 라인 구조체(140ST_1)의 제1 측벽 상에, 제1 셀 라인 스페이서(151) 및 제3 셀 라인 스페이서(153)이 형성될 수 있다. 더미 비트 라인 구조체(140ST_1)의 제1 측벽과 제1 방향(D1)으로 반대되는 제2 측벽 상에, 제2 셀 경계 스페이서(246_2)가 배치될 수 있다. 제2 셀 경계 스페이서(246_2)와 제1 셀 경계 스페이서(246_1)는 이 후에 설명되는 페리 스페이서(245), 제1 블록 스페이서(245_1) 및 제2 블록 스페이서(245_2)와 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다. 펜스 패턴(170)은 제2 방향(D2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스토리지 컨택(120)은 제1 방향(D1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(D2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 영역(103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)은 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
스토리지 패드 스페이서(160SP)는 스토리지 컨택(120) 상에 배치될 수 있다. 스토리지 패드 스페이서(160SP)는 스토리지 패드(160)와 비트 라인 구조체(140ST) 사이와, 스토리지 패턴(160)과 펜스 패턴(170) 사이에 배치될 수 있다. 도시된 것과 달리, 스토리지 패드 스페이서(160SP)는 생략될 수 있다. 스토리지 패드 스페이서(160SP)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막(SiCN) 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
제1 식각 정지막(292)는 패드 분리 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 제1 식각 정지막(292)은 셀 영역(20)뿐만 아니라, 페리 영역(24)까지 연장될 수 있다. 제1 식각 정지막(292)는 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 식각 정지막(292) 내에 배치될 수 있다. 정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 제1 하부 전극(191)과, 제1 커패시터 유전막(192)과, 제1 상부 전극(193)을 포함한다.
제1 하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 제1 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 제1 커패시터 유전막(192)은 제1 하부 전극(191) 상에 형성된다. 제1 커패시터 유전막(192)은 제1 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 제1 상부 전극(193)은 제1 커패시터 유전막(192) 상에 형성된다. 제1 상부 전극(193)은 제1 하부 전극(191)의 외측벽을 감쌀 수 있다.
일 예로, 제1 커패시터 유전막(192)은 제1 상부 전극(193)과 수직으로 중첩되는 부분에 배치될 수 있다. 다른 예로, 도시된 것과 달리, 제1 커패시터 유전막(192)은 제1 상부 전극(193)과 수직으로 중첩되는 제1 부분과, 제1 상부 전극(193)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다. 즉, 제1 커패시터 유전막(192)의 제2 부분은 제1 상부 전극(193)에 의해 덮이지 않는 부분이다.
제1 하부 전극(191) 및 제1 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
페리 소자 분리막(26)은 페리 영역(24)의 기판(100) 내에 형성될 수 있다. 페리 소자 분리막(26)은 페리 영역(24) 내에 페리 활성 영역을 정의할 수 있다. 페리 소자 분리막(26)의 상면은 기판(100)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 페리 소자 분리막(26)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
페리 게이트 구조체(240ST)는 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 소자 분리막(26)에 의해 정의된 페리 활성 영역 상에 배치될 수 있다.
페리 게이트 구조체(240ST)는 기판(100) 상에 순차적으로 적층된 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)을 포함할 수 있다. 페리 게이트 구조체(240ST)는 페리 게이트 도전막(240)의 측벽 및 페리 캡핑막(244)의 측벽 상에 배치된 페리 스페이서(245)를 포함할 수 있다.
페리 게이트 도전막(240)은 페리 게이트 절연막(230) 상에 순차적으로 적층된 제1 내지 제3 페리 도전막(241, 242, 243)을 포함할 수 있다. 일 예로, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 추가적인 도전막이 배치되지 않을 수 있다. 다른 예로, 도시된 것과 달리, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 일함수 도전막과 같은 추가적인 도전막이 배치될 수 있다.
인접하는 페리 소자 분리막(26) 사이에, 2개의 페리 게이트 구조체(240ST)가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 블록 도전 구조체(240ST_1)는 셀 영역(20) 및 페리 영역(24) 사이에 배치될 수 있다. 제1 블록 도전 구조체(240ST_1)의 일부는 셀 영역 분리막(22)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 블록 도전 구조체(240ST_1)은 제2 방향(D2)으로 연장된 비트 라인 구조체(140ST)와 제2 방향(D2)으로 최인접한 도전 구조체일 수 있다.
제1 블록 도전 구조체(240ST_1)는 기판(100) 상에 순차적으로 적층된 제1 블록 게이트 절연막(230_1)과, 제1 블록 도전 라인(240_1)과, 제1 블록 캡핑막(244_1)을 포함할 수 있다. 제1 블록 도전 구조체(240ST_1)는 제1 블록 도전 라인(240_1)의 측벽 및 제1 블록 캡핑막(244_1)의 측벽 상에 배치된 제1 블록 스페이서(245_1)를 포함할 수 있다.
제1 블록 도전 라인(240_1)은 제1 블록 게이트 절연막(230_1) 상에 순차적으로 적층된 제1_1 내지 제1_3 블록 도전막(241_1, 242_1, 243_1)을 포함할 수 있다. 제1 블록 게이트 절연막(230_1)과 제1 블록 캡핑막(244_1) 사이의 제1 블록 도전 라인(240_1)의 적층막 구조는 페리 게이트 도전막(240)의 적층막 구조와 동일할 수 있다.
제2 블록 도전 구조체(240ST_2)는 셀 영역(20) 및 페리 영역(24) 사이에 배치될 수 있다. 제2 블록 도전 구조체(240ST_2)의 일부는 셀 영역 분리막(22)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 블록 도전 구조체(240ST_2)는 더미 비트 라인 구조체(140ST_1)와 제1 방향(D1)으로 최인접한 도전 구조체일 수 있다.
제2 블록 도전 구조체(240ST_2)는 기판(100) 상에 순차적으로 적층된 제2 블록 게이트 절연막(230_2)과, 제2 블록 도전 라인(240_2)과, 제2 블록 캡핑막(244_2)을 포함할 수 있다. 제2 블록 도전 구조체(240ST_2)는 제2 블록 도전 라인(240_2)의 측벽 및 제2 블록 캡핑막(244_2)의 측벽 상에 배치된 제2 블록 스페이서(245_2)를 포함할 수 있다.
제2 블록 도전 라인(240_2)은 제2 블록 게이트 절연막(230_2) 상에 순차적으로 적층된 제2_1 내지 제2_3 블록 도전막(241_2, 242_2, 243_2)을 포함할 수 있다. 제2 블록 게이트 절연막(230_2)과 제2 블록 캡핑막(244_2) 사이의 제2 블록 도전 라인(240_2)의 적층막 구조는 페리 게이트 도전막(240)의 적층막 구조와 동일할 수 있다.
페리 게이트 구조체(240ST)와, 제1 블록 도전 구조체(240ST_1)와, 제1 블록 도전 구조체(240ST_1)는 동일 레벨에서 형성될 수 있다. 페리 게이트 도전막(240)과, 제1 블록 도전 라인(240_1)과, 제2 블록 도전 라인(240_2)은 셀 도전 라인(140)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 페리 게이트 도전막(240)의 두께(T21)는 셀 도전 라인(140)의 두께(T11)과 동일할 수 있다.
제1 페리 도전막(241)과, 제1_1 블록 도전막(241_1)과, 제2_1 블록 도전막(241_2)은 제1 셀 도전막(141)과 동일한 물질을 포함할 수 있다. 제2 페리 도전막(242)과, 제1_2 블록 도전막(242_1)과, 제2_2 블록 도전막(242_2)은 제2 셀 도전막(142)과 동일한 물질을 포함할 수 있다. 제3 페리 도전막(243)과, 제1_3 블록 도전막(243_1)과, 제2_3 블록 도전막(243_2)은 제3 셀 도전막(143)과 동일한 물질을 포함할 수 있다.
페리 게이트 절연막(230)과, 제1 블록 게이트 절연막(230_1)과, 제2 블록 게이트 절연막(230_2)는 동일한 물질을 포함할 수 있다. 페리 게이트 절연막(230)과, 제1 블록 게이트 절연막(230_1)과, 제2 블록 게이트 절연막(230_2)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다.
페리 스페이서(245)와, 제1 블록 스페이서(245_1)와, 제2 블록 스페이서(245_2)는 동일한 물질을 포함할 수 있다. 페리 스페이서(245)와, 제1 블록 스페이서(245_1)와, 제2 블록 스페이서(245_2)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 페리 스페이서(245)와, 제1 블록 스페이서(245_1)와, 제2 블록 스페이서(245_2)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 페리 스페이서(245)와, 제1 블록 스페이서(245_1)와, 제2 블록 스페이서(245_2)는 다중막일 수 있음은 물론이다.
페리 캡핑막(244)과, 제1 블록 캡핑막(244_1)과, 제2 블록 캡핑막(244_2)은 동일한 물질을 포함할 수 있다. 페리 캡핑막(244)과, 제1 블록 캡핑막(244_1)과, 제2 블록 캡핑막(244_2)는 예를 들어, 실리콘 질화막, 실리콘 산질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
예를 들어, 페리 캡핑막(244)의 두께(T22)는 셀 라인 캡핑막(144)의 두께(T12)보다 작다. 또한, 기판(100)의 상면을 기준으로, 페리 캡핑막의 상면(244US)은 셀 라인 캡핑막의 상면(144US)보다 낮다. 패드 분리 절연막(180)은 셀 라인 캡핑막(144)의 일부가 제거된 위치에 형성될 수 있다. 그러므로, 도 4, 도 6 및 도 7에서 도시된 것과 같이, 서로 다른 방향 및 서로 다른 영역을 절단한 단면도에서, 셀 라인 캡핑막(144)의 두께는 서로 다르게 보일 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)의 두께(T12)는 도 4에서 도시된 셀 도전 라인(140) 상의 셀 라인 캡핑막(144)의 두께일 수 있다. 도 4는 셀 영역(20)에서 제2 방향(D2)으로 인접하는 셀 게이트 구조체(110) 사이를 제1 방향(D1)으로 절단한 단면도일 수 있다.
제2 식각 정지막(250)은 기판(100) 상에 배치될 수 있다. 제2 식각 정지막(250)은 페리 게이트 구조체(240ST)의 프로파일과, 제1 블록 도전 구조체(240ST_1)의 프로파일과, 제2 블록 도전 구조체(240ST_2)의 프로파일을 따라 형성될 수 있다. 제2 식각 정지막(250)은 제1 셀 경계 스페이서(246_1) 및 제2 셀 경계 스페이서(246_2)의 측벽을 따라 연장될 수 있다.
제2 식각 정지막(250)는 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
제1 페리 층간 절연막(290)은 제2 식각 정지막(250) 상에 배치될 수 있다. 제1 페리 층간 절연막(290)은 페리 게이트 구조체(240ST)의 주변에 배치될 수 있다.
셀 층간 절연막(295)은 제2 식각 정지막(250) 상에 배치될 수 있다. 예를 들어, 셀 층간 절연막(295)은 셀 영역 분리막(22) 상에 배치될 수 있다. 셀 층간 절연막(295)은 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST) 사이와, 제2 블록 도전 구조체(240ST_2) 및 더미 비트 라인 구조체(140ST_1) 사이에 배치될 수 있다. 셀 층간 절연막(295)은 제2 방향(D2)으로 마주보는 셀 도전 라인(140) 및 제1 블록 도전 라인(240_1) 사이와, 제1 방향(D1)으로 마주보는 제2 블록 도전 라인(240_2) 및 더미 비트 라인 구조체(140ST_1)의 셀 도전 라인 사이에 배치될 수 있다. 셀 층간 절연막(295)은 비트 라인 구조체(140ST) 및 더미 비트 라인 구조체(140ST_1) 주변에 배치될 수 있다.
제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)은 동일 레벨에서 형성될 수 있다. 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)은 동일한 물질을 포함할 수 있다. 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
예를 들어, 페리 게이트 구조체(240ST)는 인접하는 페리 소자 분리막(26) 내에 배치된 제1 페리 게이트 구조체 및 제2 페리 게이트 구조체를 포함할 수 있다. 제1 페리 게이트 구조체는 제2 페리 게이트 구조체과 이격된다. 또한, 페리 게이트 구조체(240ST)는 페리 소자 분리막(26)을 사이에 두고 제1 페리 게이트 구조체와 이격된 제3 페리 게이트 구조체를 포함할 수 있다. 제1 내지 제3 페리 게이트 구조체는 각각 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)과 페리 스페이서(245)를 포함한다.
제1 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)은 제2 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)과 제1 거리(L1)만큼 이격될 수 있다. 제1 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)은 제3 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)과 제2 거리(L1)만큼 이격될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 거리(L1)는 제2 거리(L2)와 다를 수 있다. 예를 들어, 제1 거리(L1)는 제2 거리(L2)보다 작다.
기판(100)의 상면을 기준으로, 제1 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)과 제2 페리 게이트 구조체에 포함된 페리 게이트 도전막(240) 사이에서, 제1 페리 층간 절연막의 상면(290US)의 높이는 제1 높이(H1)일 수 있다. 기판(100)의 상면을 기준으로, 제1 페리 게이트 구조체에 포함된 페리 게이트 도전막(240)과 제3 페리 게이트 구조체에 포함된 페리 게이트 도전막(240) 사이에서, 제1 페리 층간 절연막의 상면(290US)의 높이는 제2 높이(H2)일 수 있다. 기판(100)의 상면을 기준으로, 제1 내지 제3 페리 게이트 구조체의 페리 캡핑막의 상면(244US)의 높이는 제3_1 높이(H31)일 수 있다. 기판(100)의 상면을 기준으로, 제1 내지 제3 페리 게이트 구조체의 페리 스페이서(245)의 최상부의 높이는 제3_2 높이(H31)일 수 있다.
기판(100)의 상면을 기준으로, 제1 페리 층간 절연막의 상면(290US)은 페리 캡핑막의 상면(244US)보다 낮다. 예를 들어, 제3_1 높이(H31)는 제1 높이(H1) 및 제2 높이(H2)보다 크다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 높이(H1)는 제2 높이(H2)와 동일할 수 있다.
기판(100)의 상면을 기준으로, 제1 페리 층간 절연막의 상면(290US)은 페리 스페이서(245)의 최상부보다 낮을 수 있다. 일 예로, 제3_1 높이(H31)는 제3_2 높이(H32)와 동일할 수 있다. 이와 같은 경우, 제3_2 높이(H32)는 제1 높이(H1) 및 제2 높이(H2)보다 크다.
도시된 것과 달리, 다른 예로, 제조 공정 중의 식각 공정에 의해, 페리 스페이서(245)의 최상부는 페리 캡핑막의 상면(244US)보다 낮아질 수 있다. 이와 같은 경우, 제3_2 높이(H32)는 제1 높이(H1) 및 제2 높이(H2)보다 크거나 같을 수 있다.
기판(100)의 상면을 기준으로, 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST) 사이에서 셀 층간 절연막의 상면(295US)의 높이는 제4 높이(H4)일 수 있다. 기판(100)의 상면을 기준으로, 제2 블록 도전 구조체(240ST_2) 및 더미 비트 라인 구조체(140ST_1) 사이에서 셀 층간 절연막의 상면(295US)의 높이는 제5 높이(H5)일 수 있다.
기판(100)의 상면을 기준으로, 셀 층간 절연막의 상면(295US)은 제1 블록 캡핑막의 상면(244US_1)보다 낮다. 기판(100)의 상면을 기준으로, 셀 층간 절연막의 상면(295US)은 제2 블록 캡핑막의 상면(244US_2)보다 낮다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제4 높이(H4)는 제5 높이(H5)와 동일할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제4 높이(H4)는 제1 높이(H1) 및 제2 높이(H2)와 동일할 수 있다.
삽입 층간 절연막(291)은 페리 게이트 구조체(240ST)와, 제1 페리 층간 절연막(290)과, 셀 층간 절연막(295) 상에 배치된다. 삽입 층간 절연막(291)은 페리 게이트 구조체(240ST)와, 제1 페리 층간 절연막(290)과, 셀 층간 절연막(295)을 덮을 수 있다. 삽입 층간 절연막(291)은 제1 페리 층간 절연막의 상면(290US) 및 셀 층간 절연막의 상면(295US)보다 위로 돌출된 제2 식각 정지막(250)을 덮을 수 있다.
제1 페리 층간 절연막의 상면(290US) 및 셀 층간 절연막의 상면(295US)은 평면인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 페리 층간 절연막의 상면(290US) 및 셀 층간 절연막의 상면(295US)은 각각 기판(100)을 향해 볼록한 곡면일 수도 있다. 이와 같은 경우, 제1 페리 층간 절연막의 상면(290US) 및 셀 층간 절연막의 상면(295US)의 높이 기준은 기판(100)과 가장 근접한 부분일 수 있다.
삽입 층간 절연막(291)은 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)과 다른 물질을 포함한다. 삽입 층간 절연막(291)은 예를 들어, 질화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 삽입 층간 절연막(291)은 실리콘 질화물을 포함할 수 있다.
삽입 층간 절연막(291)의 일부는 인접하는 페리 게이트 구조체(240ST) 사이에 만입된다. 즉, 기판(100)의 상면을 기준으로, 삽입 층간 절연막(291)의 하면은 페리 캡핑막의 상면(244US)보다 낮다.
이를 통해, 정보 저장부(190)를 제조하는 과정에 포함된 식각 공정에서, 삽입 층간 절연막(291)은 제1 페리 층간 절연막(290)을 보호할 수 있다. 정보 저장부(190)를 제조하는 과정에 포함된 식각 공정에서, 삽입 층간 절연막(291)은 제1 페리 층간 절연막(290)이 식각되어 발생되는 불량을 방지할 수 있다.
페리 컨택 플러그(260)은 페리 게이트 구조체(240ST)의 양측에 배치될 수 있다. 페리 컨택 플러그(260)은 삽입 층간 절연막(291) 및 제1 페리 층간 절연막(290)을 관통하여, 페리 영역(24)의 기판(100)까지 연장될 수 있다.
페리 배선 라인(265)은 삽입 층간 절연막(291) 상에 배치될 수 있다. 비트 라인 컨택 플러그(261)은 셀 라인 캡핑막(144)을 통과하여, 셀 도전 라인(140)과 연결될 수 있다. 셀 게이트 컨택 플러그(262)는 삽입 층간 절연막(291)과, 셀 층간 절연막(295)과, 셀 게이트 캡핑 패턴(113)을 통과하여, 셀 게이트 전극(112)과 연결될 수 있다.
페리 컨택 플러그(260)과, 페리 배선 라인(265)과, 비트 라인 컨택 플러그(261)과, 셀 게이트 컨택 플러그(262)는 스토리지 패드(160)와 동일한 물질을 포함할 수 있다.
페리 배선 분리 패턴(280)은 페리 배선 라인(265) 및 페리 컨택 플러그(260)를 분리할 수 있다. 페리 배선 분리 패턴(280)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
제1 식각 정지막(292)는 페리 컨택 플러그(260)과, 페리 배선 라인(265)과, 비트 라인 컨택 플러그(261)과, 셀 게이트 컨택 플러그(262) 상에 배치될 수 있다.
제2 페리 층간 절연막(293)은 제1 식각 정지막(292) 상에 배치될 수 있다. 제2 페리 층간 절연막(293)은 제1 상부 전극(193)의 측벽을 덮을 수 있다. 제2 페리 층간 절연막(293)은 절연 물질을 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 9는 도 2의 C - C를 따라 절단한 단면도이고, 도 10은 도 2의 E - E를 따라 절단한 단면도이다.
도 8 및 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)의 상면을 기준으로, 제1 페리 층간 절연막의 상면(290US)은 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST) 사이에서 셀 층간 절연막의 상면(295US)보다 높다.
기판(100)의 상면을 기준으로, 제1 페리 층간 절연막의 상면(290US)의 높이(H1, H2)는 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST) 사이에서 셀 층간 절연막의 상면(295US)의 높이(H4)보다 크다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 거리(L1)만큼 이격된 페리 게이트 도전막(240) 사이에서 제1 페리 층간 절연막의 상면(290US)의 높이(H1)는, 제2 거리(L2)만큼 이격된 페리 게이트 도전막(240) 사이에서 제1 페리 층간 절연막의 상면(290US)의 높이(H2)와 다를 수 있다.
예를 들어, 제1 페리 게이트 구조체 및 제2 페리 게이트 구조체 사이의 제1 페리 층간 절연막의 상면(290US)의 높이(H1)는, 제1 페리 게이트 구조체 및 제3 페리 게이트 구조체 사이의 제1 페리 층간 절연막의 상면(290US)의 높이(H2)보다 크다.
다르게 설명하면, 인접하는 페리 게이트 도전막(240) 사이의 거리가 증가함에 따라, 기판(100)의 상면을 기준으로, 인접하는 페리 게이트 도전막(240) 사이의 제1 페리 층간 절연막의 상면(290US)의 높이는 작아질 수 있다.
도시되지 않았지만, 일 예로, 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST)가 제2 방향(D2)으로 이격된 거리가 변함에 따라, 제1 블록 도전 구조체(240ST_1) 및 비트 라인 구조체(140ST) 사이에서 셀 층간 절연막의 상면(295US)의 높이(H4)도 변할 수 있다. 다른 예로, 제2 블록 도전 구조체(240ST_2) 및 더미 비트 라인 구조체(140ST_1)가 제1 방향(D1)으로 이격된 거리가 변함에 따라, 제2 블록 도전 구조체(240ST_2) 및 더미 비트 라인 구조체(140ST_1) 사이에서 셀 층간 절연막의 상면(295US)의 높이(H5)도 변할 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다. 도 13은 도 11의 F - F 및 G - G를 따라 절단한 단면도이다. 참고적으로, 도 11은 도 2의 셀 영역(20)을 확대한 도면일 수 있다. 또한, 도 11이 셀 영역에 적용된 반도체 메모리 장치에서, 셀 영역의 경계 부분의 단면(예를 들어, 도 2의 C - C 및 D - D)은 도 6 및 도 7과 상이하다.
도 11 내지 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연막(450) 및 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(100) 상에는 하부 절연층(412)이 배치될 수 있다. 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 비트 라인으로 기능할 수 있다.
복수의 제1 도전 라인(420)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(D1)에 따른 제1 폭과 제4 방향(D4)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 여기에서 제4 방향(D4)은 제1 방향(D1) 및 제2 방향(D2)과 교차하고, 예를 들어, 기판(100)의 상면과 수직인 방향일 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제3 소오스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제4 소오스/드레인 영역(도시 생략)으로 기능하며, 상기 제3 및 제4 소오스/드레인 영역 사이의 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다. 게이트 전극(440)에 포함된 물질은 셀 게이트 전극(112)에 관한 설명과 동일할 수 있다.
게이트 절연막(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 11에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연막(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연막(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연막(450)은 게이트 전극(440)의 연장 방향(즉, 제1 방향(D1))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연막(450)과 접촉할 수도 있다. 예시적인 실시예들에서, 게이트 절연막(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 방향(D2)을 따라 연장될 수 있다. 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한, 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치될 수 있다. 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 제2 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 컨택(460)이 배치될 수 있다. 커패시터 컨택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 컨택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 제3 식각 정지막(470)이 배치될 수 있다. 제3 식각 정지막(470) 상에 커패시터(480)가 배치될 수 있다. 커패시터(480)는 제2 하부 전극(482), 제2 커패시터 유전막(484) 및 제2 상부 전극(486)을 포함할 수 있다. 제2 하부 전극(482)은 식각 정지막(470)을 관통하여 커패시터 컨택(460)의 상면에 전기적으로 연결될 수 있다. 제2 하부 전극(482)은 제4 방향(D4)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제2 하부 전극(482)은 커패시터 컨택(460)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(460)과 제2 하부 전극(482) 사이에 랜딩 패드(도시 생략)가 더 배치되어 제2 하부 전극(482)은 육각형 형상으로 배열될 수도 있다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 컨택 게이트 전극(440A), 복수의 제2 도전 라인(442A) 및 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(100)에는 제1 소자 분리 패턴(412A) 및 제2 소자 분리 패턴(414A)에 의해 복수의 제2 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 제2 활성 영역(AC) 내에 배치될 수 있다. 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소오스/드레인 영역(SD1)이 배치될 수 있다. 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제2 소오스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 제2 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)은 제1 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(D2)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 컨택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 컨택 게이트 전극(440A)이 배치될 수 있다. 하나의 컨택 게이트 전극(440A)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 컨택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 컨택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연막(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 컨택 게이트 전극(440A)의 상면 상에서 제1 방향(D1)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 컨택(460A)이 배치될 수 있다. 커패시터 컨택(460A)은 제2 소오스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 컨택(460A) 상에 커패시터(480)가 배치될 수 있다.
도 16a 내지 도 21b는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 10을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
도 1, 도 2, 도 16a 내지 도 16e를 참고하면, 셀 영역(20)과, 페리 영역(24)과, 셀 영역 분리막(22)을 포함하는 기판(100)이 제공된다.
셀 게이트 구조체(110)는 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 제1 방향(D1)으로 길게 연장될 수 있다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.
이어서, 셀 절연막(130)은 셀 영역(20) 상에 형성될 수 있다. 셀 절연막(130)은 페리 영역(24)의 기판(100)을 노출시킬 수 있다.
이어서, 셀 영역(20)의 기판(100) 상에, 셀 도전막 구조체(140p_ST)가 형성될 수 있다. 셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 형성될 수 있다. 또한, 셀 도전막 구조체(140p_ST)와 기판(100) 사이에, 프리(pre) 비트 라인 컨택(146p)이 형성될 수 있다. 프리 비트 라인 컨택(146p)는 셀 도전막 구조체(140p_ST)와 기판(100)을 연결할 수 있다.
셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 순차적으로 적층된 프리 셀 도전막(140p)과, 하부 셀 캡핑막(144p)을 포함할 수 있다. 셀 도전막 구조체(140p_ST)의 측벽 상에, 제1 셀 경계 스페이서(246_1) 및 제2 셀 경계 스페이서(246_2)가 형성될 수 있다.
페리 영역(24)의 기판(100) 상에, 페리 게이트 구조체(240ST)가 형성될 수 있다. 페리 게이트 구조체(240ST)는 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)과, 페리 스페이서(245)를 포함할 수 있다.
또한, 기판(100) 상에, 제1 블록 도전 구조체(240ST_1) 및 제2 블록 도전 구조체(240ST_2)가 형성될 수 있다.
셀 도전막 구조체(140p_ST)는 페리 게이트 구조체(240ST)와 동시에 형성될 수 있다. 좀 더 구체적으로, 셀 도전막 구조체(140p_ST)는 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)과 동시에 형성될 수 있다. 제1 셀 경계 스페이서(246_1) 및 제2 셀 경계 스페이서(246_2)는 페리 스페이서(245)와 동시에 형성될 수 있다.
이어서, 제2 식각 정지막(250)은 기판(100) 상에 형성될 수 있다. 제2 식각 정지막(250)은 셀 도전막 구조체(140p_ST)와, 페리 게이트 구조체(240ST)와, 제1 블록 도전 구조체(240ST_1)와, 제2 블록 도전 구조체(240ST_2) 상에 형성될 수 있다. 제2 식각 정지막(250)은 셀 도전막 구조체(140p_ST)의 프로파일과, 페리 게이트 구조체(240ST)의 프로파일과, 제1 블록 도전 구조체(240ST_1)의 프로파일과, 제2 블록 도전 구조체(240ST_2)의 프로파일을 따라 연장될 수 있다.
이어서, 제1 프리 층간 절연막(290p)은 제2 식각 정지막(250) 상에 형성될 수 있다. 제1 프리 층간 절연막(290p)은 제2 식각 정지막(250)을 전체적으로 덮을 수 있다. 제1 프리 층간 절연막(290p)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
도 17a 내지 도 17e를 참고하면, 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체(240ST)의 상면 상에 배치된 제1 프리 층간 절연막(290p)을 제거하여, 제2 식각 정지막(250) 상에 제2 프리 층간 절연막(290g)이 형성될 수 있다.
예를 들어, 제2 프리 층간 절연막(290g)은 화학적 기계적 연마 공정(CMP)을 이용하여 형성될 수 있다. 즉, 화학적 기계적 연마 공정(CMP)을 이용하여, 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체(240ST)의 상면 상의 제1 프리 층간 절연막(290p)이 제거될 수 있다.
이를 통해, 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체(240ST)의 상면 상의 제2 식각 정지막(250)은 노출된다.
도 18a 내지 도 18c를 참고하면, 에치백 공정을 통해 제2 프리 층간 절연막(290g)의 일부가 제거될 수 있다. 이를 통해, 제2 식각 정지막(250) 상에, 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)이 형성될 수 있다.
기판(100)의 상면을 기준으로, 제1 페리 층간 절연막의 상면(290US)의 높이는 페리 캡핑막의 상면(244US)의 높이보다 작다. 또한, 기판(100)의 상면을 기준으로, 셀 층간 절연막의 상면(295US)은 제1 블록 캡핑막의 상면(244US_1)의 높이 및 제2 블록 캡핑막의 상면(244US_2)의 높이보다 낮다.
도시된 것과 달리, 추가적인 마스크 공정을 통해, 제1 블록 도전 구조체(240ST_1)와 셀 도전막 구조체(140p_ST) 사이의 셀 층간 절연막(295)의 일부가 더 제거될 수 있다.
도 19a 내지 도 19e를 참고하면, 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295) 상에 삽입 층간 절연막(291)이 형성될 수 있다.
삽입 층간 절연막(291)은 제1 페리 층간 절연막(290) 및 셀 층간 절연막(295)보다 위로 돌출된 제2 식각 정지막(250) 상에 형성될 수 있다. 삽입 층간 절연막(291)은 페리 영역(24) 뿐만 아니라, 셀 영역(20) 상에도 형성된다.
도 20a 내지 도 20e를 참고하면, 셀 도전막 구조체(140p_ST)과, 셀 영역(20) 상의 삽입 층간 절연막(291) 및 제2 식각 정지막(250)을 패터닝하여, 제2 방향(D2)으로 길게 연장된 비트 라인 구조체(140ST)가 형성될 수 있다.
셀 라인 캡핑막(144)은 패터닝된 하부 셀 캡핑막(도 16a의 144p)과, 패터닝된 제2 식각 정지막(도 16a의 250)과, 패터닝된 삽입 층간 절연막(291)을 포함할 수 있다.
비트 라인 구조체(140ST)가 형성되는 동안, 비트 라인 컨택(146)이 형성될 수 있다.
이어서, 셀 라인 스페이서(150)가 형성될 수 있다. 셀 라인 스페이서(150) 중 제4 셀 라인 스페이서(154)는 비트 라인 구조체(140ST)의 상면과, 페리 영역(24)의 삽입 층간 절연막(291) 상에도 형성될 수 있다.
이어서, 제1 방향(D1)으로 인접하는 비트 라인 구조체(140ST) 사이에, 펜스 희생 절연막(170_SC)이 형성될 수 있다. 펜스 희생 절연막(170_SC)은 제4 셀 라인 스페이서(154) 상에 형성될 수 있다.
도 21a 및 도 21b를 참고하면, 펜스 희생 절연막(170_SC)을 패터닝하여, 셀 게이트 구조체(110) 상에 펜스 패턴(170)이 형성될 수 있다.
펜스 패턴(170)을 형성한 후, 인접하는 셀 도전 라인(140) 사이와, 제2 방향(D2)으로 인접하는 펜스 패턴(170) 사이에, 스토리지 컨택(120)이 형성될 수 있다.
도 4 내지 도 8에서, 스토리지 컨택(120)을 형성한 후, 스토리지 패드(160)와, 페리 컨택 플러그(260)와, 페리 배선 라인(265)과, 비트 라인 컨택 플러그(261)와, 셀 게이트 컨택 플러그(262)가 형성될 수 있다.
이어서, 제1 식각 정지막(292)이 형성될 수 있다. 또한, 정보 저장부(190)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 게이트 구조체 120: 스토리지 컨택(BC)
140ST: 비트 라인 구조체 160: 스토리지 패드(LP)
240ST: 페리 게이트 구조체 290: 페리 층간 절연막
291: 삽입 층간 절연막 295: 셀 층간 절연막

Claims (20)

  1. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역을 정의하는 셀 영역 분리막;
    상기 셀 영역에 배치된 비트 라인 구조체;
    상기 페리 영역의 상기 기판 상에, 제1 페리 게이트 도전막과 상기 제1 페리 게이트 도전막 상의 제1 페리 캡핑막을 포함하는 제1 페리 게이트 구조체;
    상기 기판 상에, 상기 제1 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막; 및
    상기 페리 층간 절연막 및 상기 제1 페리 게이트 구조체를 덮고, 상기 페리 층간 절연막과 다른 물질을 포함하는 삽입 층간 절연막을 포함하고,
    상기 페리 층간 절연막의 상면은 상기 제1 페리 캡핑막의 상면보다 낮은 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 비트 라인 구조체는 상기 기판 상에 배치되는 일방향으로 연장된 셀 도전 라인과, 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하고,
    상기 제1 페리 게이트 도전막의 두께는 상기 셀 도전 라인의 두께와 동일한 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 셀 라인 캡핑막의 두께는 상기 제1 페리 캡핑막의 두께보다 큰 반도체 메모리 장치.
  4. 제2 항에 있어서,
    상기 셀 도전 라인과 상기 일방향으로 이격된 블록 도전 라인과, 상기 블록 도전 라인 상의 블록 캡핑막을 포함하는 블록 도전 구조체와,
    상기 블록 도전 라인 및 상기 셀 도전 라인 사이의 상기 셀 영역 분리막 상에 배치되고, 상기 페리 층간 절연막과 동일한 물질을 포함하는 셀 층간 절연막을 더 포함하고,
    상기 셀 층간 절연막의 상면은 상기 블록 캡핑막의 상면보다 낮은 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 셀 층간 절연막의 상면의 높이보다 큰 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 페리 게이트 구조체는 상기 제1 페리 게이트 도전막 및 상기 제1 페리 캡핑막의 측벽 상에 배치된 페리 스페이서를 포함하고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 페리 스페이서의 최상부의 높이보다 작은 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 페리 영역의 상기 기판 상에 배치되고, 제2 페리 게이트 도전막과 상기 제2 페리 게이트 도전막 상의 제2 페리 캡핑막을 포함하는 제2 페리 게이트 구조체와,
    상기 페리 영역의 상기 기판 상에 배치되고, 제3 페리 게이트 도전막과 상기 제3 페리 게이트 도전막 상의 제3 페리 캡핑막을 포함하는 제3 페리 게이트 구조체를 더 포함하고,
    상기 제1 페리 게이트 구조체는 상기 제2 페리 게이트 구조체 및 상기 제3 페리 게이트 구조체 사이에 배치되고,
    상기 페리 층간 절연막의 상면은 상기 제2 페리 캡핑막의 상면 및 상기 제3 페리 캡핑막의 상면보다 낮은 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 페리 게이트 도전막과 상기 제2 페리 게이트 도전막이 이격된 거리는 상기 제1 페리 게이트 도전막과 상기 제3 페리 게이트 도전막이 이격된 거리보다 크고,
    상기 기판의 상면을 기준으로, 상기 제1 페리 게이트 도전막 및 상기 제2 페리 게이트 도전막 사이의 상기 페리 층간 절연막의 상면의 높이는 상기 제1 페리 게이트 도전막 및 상기 제3 페리 게이트 도전막 사이의 상기 페리 층간 절연막의 상면의 높이와 같은 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 제1 페리 게이트 도전막과 상기 제2 페리 게이트 도전막이 이격된 거리는 상기 제1 페리 게이트 도전막과 상기 제3 페리 게이트 도전막이 이격된 거리보다 크고,
    상기 기판의 상면을 기준으로, 상기 제1 페리 게이트 도전막 및 상기 제2 페리 게이트 도전막 사이의 상기 페리 층간 절연막의 상면의 높이는 상기 제1 페리 게이트 도전막 및 상기 제3 페리 게이트 도전막 사이의 상기 페리 층간 절연막의 상면의 높이보다 작은 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 페리 층간 절연막은 산화물 계열의 절연 물질을 포함하고,
    상기 제1 페리 캡핑막 및 상기 삽입 층간 절연막은 각각 실리콘 질화물을 포함하는 반도체 메모리 장치.
  11. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판;
    상기 셀 영역에 배치된 비트 라인 구조체;
    상기 페리 영역의 상기 기판 상에 배치되고, 서로 간에 이격된 제1 내지 제3 페리 게이트 구조체; 및
    상기 기판 상에, 상기 제1 내지 제3 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막을 포함하고,
    각각의 상기 제1 내지 제3 페리 게이트 구조체는 페리 게이트 도전막과 상기 페리 게이트 도전막 상의 페리 캡핑막과, 상기 페리 게이트 도전막 및 상기 페리 캡핑막의 측벽 상의 페리 스페이서를 포함하고,
    상기 제1 페리 게이트 구조체는 상기 제2 페리 게이트 구조체 및 상기 제3 페리 게이트 구조체 사이에 배치되고,
    상기 페리 층간 절연막의 상면은 각각의 상기 제1 내지 제3 페리 게이트 구조체의 페리 캡핑막의 상면보다 낮고,
    상기 제1 페리 게이트 구조체의 페리 게이트 도전막과 상기 제2 페리 게이트 구조체의 페리 게이트 도전막이 이격된 제1 거리는 상기 제1 페리 게이트 구조체의 페리 게이트 도전막과 상기 제3 페리 게이트 구조체의 페리 게이트 도전막이 이격된 제2 거리와 다르고,
    상기 기판의 상면을 기준으로, 상기 제1 페리 게이트 구조체 및 상기 제2 페리 게이트 구조체 사이의 상기 페리 층간 절연막의 상면의 높이는 상기 제1 페리 게이트 구조체 및 상기 제3 페리 게이트 구조체 사이의 상기 페리 층간 절연막의 상면의 높이와 다른 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 크고,
    상기 기판의 상면을 기준으로, 상기 제1 페리 게이트 구조체 및 상기 제2 페리 게이트 구조체 사이의 상기 페리 층간 절연막의 상면의 높이는 상기 제1 페리 게이트 구조체 및 상기 제3 페리 게이트 구조체 사이의 상기 페리 층간 절연막의 상면의 높이보다 작은 반도체 메모리 장치.
  13. 제11 항에 있어서,
    상기 비트 라인 구조체는 상기 기판 상에 배치되고 상기 기판과 전기적으로 연결된 셀 도전 라인과, 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하고,
    각각의 상기 제1 내지 제3 페리 게이트 구조체의 페리 게이트 도전막의 두께는 상기 셀 도전 라인의 두께와 동일한 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 비트 라인 구조체의 주변에 배치된 셀 층간 절연막을 더 포함하고,
    상기 기판의 상면을 기준으로, 상기 셀 층간 절연막의 상면의 높이는 상기 페리 층간 절연막의 상면의 높이보다 작은 반도체 메모리 장치.
  15. 제11 항에 있어서,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 각각의 상기 제1 내지 제3 페리 게이트 구조체의 페리 스페이서의 최상부의 높이보다 작은 반도체 메모리 장치.
  16. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역을 정의하는 셀 영역 분리막;
    상기 셀 영역의 상기 기판 상에, 일방향으로 연장된 셀 도전 라인과 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체;
    상기 셀 영역의 상기 기판 내에 배치되고, 상기 셀 도전 라인과 교차하는 셀 게이트 전극;
    상기 셀 도전 라인과 상기 일방향으로 이격된 블록 도전 라인과, 상기 블록 도전 라인 상의 블록 캡핑막을 포함하는 블록 도전 구조체;
    상기 페리 영역의 상기 기판 상에, 페리 게이트 도전막과 상기 페리 게이트 도전막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체로, 상기 페리 캡핑막의 상면은 상기 셀 라인 캡핑막의 상면보다 낮은 페리 게이트 구조체;
    상기 기판 상에, 상기 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막; 및
    상기 블록 도전 라인 및 상기 셀 도전 라인 사이의 상기 셀 영역 분리막 상에 배치되고, 상기 페리 층간 절연막과 동일한 물질을 포함하는 셀 층간 절연막을 포함하고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 페리 캡핑막의 상면의 높이보다 작은 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 셀 층간 절연막의 상면은 상기 블록 캡핑막의 상면보다 낮고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 셀 층간 절연막의 상면의 높이와 동일한 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 셀 층간 절연막의 상면은 상기 블록 캡핑막의 상면보다 낮고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 셀 층간 절연막의 상면의 높이보다 높은 반도체 메모리 장치.
  19. 제16 항에 있어서,
    상기 페리 게이트 구조체는 상기 페리 게이트 도전막 및 상기 페리 캡핑막의 측벽 상의 페리 스페이서를 포함하고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 페리 스페이서의 최상부의 높이보다 작은 반도체 메모리 장치.
  20. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고,
    상기 셀 영역의 상기 기판 내에, 셀 게이트 전극을 형성하고,
    상기 셀 영역의 상기 기판 상에, 프리 셀 도전막과 상기 프리 셀 도전막 상의 하부 셀 캡핑막을 포함하는 셀 도전막 구조체를 형성하고,
    상기 페리 영역의 상기 기판 상에, 페리 게이트 도전막과 상기 페리 게이트 도전막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체를 형성하고, 상기 페리 게이트 구조체는 상기 셀 도전막 구조체와 동시에 형성되고,
    상기 기판 상에, 셀 도전막 구조체의 프로파일 및 상기 페리 게이트 구조체의 프로파일을 따라 연장된 식각 정지막을 형성하고,
    상기 식각 정지막 상에, 상기 식각 정지막을 덮는 제1 프리 층간 절연막을 형성하고,
    상기 셀 도전막 구조체의 상면 및 상기 페리 게이트 구조체의 상면 상에 배치된 상기 제1 프리 층간 절연막을 제거하여, 상기 식각 정지막 상에 제2 프리 층간 절연막을 형성하고,
    에치백 공정을 통해 상기 제2 프리 층간 절연막의 일부를 제거하여, 상기 페리 게이트 구조체의 주변에 배치된 페리 층간 절연막을 형성하고,
    상기 페리 층간 절연막을 형성한 후, 상기 셀 영역 및 상기 페리 영역의 상기 식각 정지막 상에 삽입 층간 절연막을 형성하고,
    상기 셀 영역 상의 상기 삽입 층간 절연막과, 상기 셀 도전막 구조체를 패터닝하여, 상기 기판 상에 비트 라인 구조체를 형성하는 것을 포함하고,
    상기 기판의 상면을 기준으로, 상기 페리 층간 절연막의 상면의 높이는 상기 페리 캡핑막의 상면의 높이보다 작은 반도체 메모리 장치 제조 방법.
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