KR20230001166A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, 기판 상에 제1 방향으로 배열되고 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체, 비트 라인 구조체의 양측벽 상에 배치되어 제2 방향으로 연장되고, 에어 및 실리콘 산화물 중 어느 하나로 구성되는 스페이서를 포함하는 스페이서 구조체, 스페이서 구조체 사이에 배치되고 제2 방향으로 배열되는 컨택 구조체, 컨택 구조체 사이 및 스페이서 구조체 사이를 채우는 펜스 구조체, 및 비트 라인 구조체, 스페이서 구조체 및 펜스 구조체 상에 컨택 구조체를 분리하는 패드 분리막을 포함하고, 펜스 구조체는, 제1 펜스 라이너와, 제1 펜스 라이너 상의 에어 및 실리콘 산화물 중 어느 하나로 구성되는 제2 펜스 라이너를 포함하고, 제2 펜스 라이너는, 스페이서와 제1 방향으로 중첩된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 제1 방향으로 배열되고 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체, 비트 라인 구조체의 양측벽 상에 배치되어 제2 방향으로 연장되고, 에어 및 실리콘 산화물 중 어느 하나로 구성되는 스페이서를 포함하는 스페이서 구조체, 스페이서 구조체 사이에 배치되고 제2 방향으로 배열되는 컨택 구조체, 컨택 구조체 사이 및 스페이서 구조체 사이를 채우는 펜스 구조체, 및 비트 라인 구조체, 스페이서 구조체 및 펜스 구조체 상에 컨택 구조체를 분리하는 패드 분리막을 포함하고, 펜스 구조체는, 제1 펜스 라이너와, 제1 펜스 라이너 상의 에어 및 실리콘 산화물 중 어느 하나로 구성되는 제2 펜스 라이너를 포함하고, 제2 펜스 라이너는, 스페이서와 제1 방향으로 중첩된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 제1 방향으로 배열되고 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체, 비트 라인 구조체의 양측벽 상에 배치되는 스페이서 구조체, 스페이서 구조체 사이에 배치되고 제2 방향으로 배열되는 컨택 구조체, 컨택 구조체 사이 및 스페이서 구조체 사이를 채우는 펜스 구조체, 및 비트 라인 구조체, 스페이서 구조체 및 펜스 구조체 상에 컨택 구조체를 분리하는 패드 분리막을 포함하고, 펜스 구조체는, 스페이서 구조체의 측벽 및 컨택 구조체의 측벽을 따라 연장되는 제1 펜스 라이너와, 제1 펜스 라이너 상에 에어로 구성되어 컨택 구조체 사이 및 스페이서 구조체 사이를 채우고, 패드 분리막에 의해 상면이 정의되는 제2 펜스 라이너를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 내 제1 방향으로 연장되는 게이트 전극과 게이트 캡핑막을 포함하는 게이트 구조체, 기판 상에 제1 방향과 교차하는 제2 방향으로 연장되고, 제2 방향으로 배열되는 비트 라인 구조체, 비트 라인 구조체의 양측벽 상에 배치되어 제2 방향으로 연장되고, 에어 스페이서를 포함하는 스페이서 구조체, 스페이서 구조체 사이의 기판과 연결되고 제2 방향으로 배열되는 매몰 컨택과, 매몰 컨택 상의 랜딩 패드와, 매몰 컨택과 랜딩 패드 사이에 배치되고 매몰 컨택의 상면, 스페이서 구조체의 측벽 및 비트 라인 구조체의 상면을 따라 연장되는 배리어막을 포함하는 컨택 구조체, 게이트 캡핑막에 의해 하면이 정의되고 컨택 구조체 및 스페이서 구조체에 의해 측벽이 정의되는 트렌치를 채우는 펜스 구조체, 및 비트 라인 구조체, 스페이서 구조체 및 펜스 구조체 상에 컨택 구조체를 분리하는 패드 분리막을 포함하고, 게이트 구조체 상에서 에어 스페이서의 상면은 패드 분리막에 의해 정의되고, 펜스 구조체는, 트렌치의 측벽과 바닥면을 따라 형성되는 제1 펜스 라이너와, 에어로 구성되고 제1 펜스 라이너 및 패드 분리막에 의해 정의되는 제2 펜스 라이너를 포함하고, 제2 펜스 라이너는 스페이서와 제1 방향으로 중첩된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 비트 라인, 에어 스페이서, 매몰 컨택, 랜딩 패드 및 펜스 구조체를 도시한 레이아웃도이다.
도 3a는 도 1 및 도 2의 A-A를 따라서 절단한 단면도이다.
도 3b는 도 1 및 도 2의 B-B를 따라서 절단한 단면도이다.
도 3c는 도 1 및 도 2의 C-C를 따라서 절단한 단면도이다.
도 3d는 도 3c의 D-D를 따라서 절단했을 때 보여지는 평면도이다.
도 4 및 도 5는 도 3b의 R 영역의 확대도이다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 9 내지 도 20은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 비트 라인, 에어 스페이서, 매몰 컨택, 랜딩 패드 및 펜스 구조체를 도시한 레이아웃도이다. 도 3a는 도 1 및 도 2의 A-A를 따라서 절단한 단면도이다. 도 3b는 도 1 및 도 2의 B-B를 따라서 절단한 단면도이다. 도 3c는 도 1 및 도 2의 C-C를 따라서 절단한 단면도이다. 도 3d는 도 3c의 D-D를 따라서 절단했을 때 보여지는 평면도이다. 도 3d는 도 1 및 도 2의 D 영역에 해당될 수 있다. 도 4 및 도 5는 도 3b의 R 영역의 확대도이다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 3의 100) 내에 형성된 소자 분리막(도 3의 105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 활성 영역(ACT)은 제1 방향(D1) 및 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)이 아닌 임의의 제3 방향(D3)으로 연장되는 바 형태로 형성될 수 있다. 활성 영역(ACT) 중 하나의 활성 영역(ACT)의 중심은 다른 하나의 활성 영역(ACT)의 말단부와 인접하도록 배치될 수 있다.
활성 영역(ACT)을 가로질러 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제3 방향(D3)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(DC), 매몰 컨택(BC), 및 랜딩 패드(LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(도 3a의 191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 3a의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 3a의 191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역(103a)과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 영역(103b)과 연결될 수 있다. 매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 셀 소자 분리막(도 3A의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)DMF 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 3d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 기판(100), 소자 분리막(105), 게이트 구조체(110), 비트 라인 구조체(140), 스페이서 구조체(150), 다이렉트 컨택(DC), 컨택 구조체(160), 펜스 구조체(170), 패드 분리막(180) 및 커패시터(190)를 포함한다.
기판(100)은 활성 영역(ACT) 및 소자 분리막(105)을 포함할 수 있다. 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 활성 영역(ACT)을 정의할 수 있다. 도면에서 소자 분리막(105)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이며 본 발명이 이에 제한되는 것은 아니다.
소자 분리막(105)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(105)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
게이트 구조체(110)는 기판(100) 내에 매립될 수 있다. 게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 가로질러 형성될 수 있다. 게이트 구조체(110)는 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 배열될 수 있다.
게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 게이트 트렌치(115), 게이트 절연막(111), 게이트 전극(112), 게이트 캡핑 도전막(113) 및 게이트 캡핑막(114)을 포함할 수 있다. 여기에서, 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 게이트 구조체(110)는 게이트 캡핑 도전막(113)을 포함하지 않을 수 있다.
게이트 절연막(111)은 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(111)은 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(112)은 게이트 절연막(111) 상에 형성될 수 있다. 게이트 전극(112)은 게이트 트렌치(115)의 일부를 채울 수 있다. 게이트 캡핑 도전막(113)은 게이트 전극(112)의 상면을 따라 연장될 수 있다.
게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 게이트 캡핑 도전막(113)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 캡핑막(114)은 게이트 전극(112) 및 게이트 캡핑 도전막(113) 상에 배치될 수 있다. 게이트 캡핑막(114)은 게이트 전극(112) 및 게이트 캡핑 도전막(113)이 형성되고 남은 게이트 트렌치(115)를 채울 수 있다. 게이트 절연막(111)은 게이트 캡핑막(114)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 캡핑막(114)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(140)는 비트 라인(BL)과 라인 캡핑막(144)을 포함할 수 있다. 비트 라인(BL)은 게이트 구조체(110)가 형성된 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 비트 라인(BL)은 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)과 교차할 수 있다. 비트 라인(BL)은 게이트 구조체(110)와 교차되도록 형성될 수 있다.
비트 라인(BL)은 다중막일 수 있다. 비트 라인(BL)은 예를 들어, 제1 도전막(141)과, 제2 도전막(142)과, 제3 도전막(143)을 포함할 수 있다. 제1 내지 제3 도전막(141, 142, 143)은 기판(100) 및 소자 분리막(105) 상에 순차적으로 적층될 수 있다. 비트 라인(BL)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 내지 제3 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 도전막(142)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 도전막(143)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
다이렉트 컨택(DC)은 비트 라인(BL)과 기판(100) 사이에 형성될 수 있다. 즉, 비트 라인(BL)은 다이렉트 컨택(DC) 상에 형성될 수 있다. 예를 들어, 다이렉트 컨택(DC)은 비트 라인(BL)이 긴 아일랜드 형상을 갖는 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 다이렉트 컨택(DC)은 활성 영역(ACT)과 비트 라인(BL) 사이에 형성될 수 있다.
다이렉트 컨택(DC)은 비트 라인(BL)과 기판(100)을 전기적으로 연결할 수 있다. 다이렉트 컨택(DC)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
다이렉트 컨택(DC)의 상면과 중첩되는 영역에서, 비트 라인(BL)은 제2 도전막(142) 및 제3 도전막(143)을 포함할 수 있다. 다이렉트 컨택(DC)의 상면과 중첩되는 않는 영역에서, 비트 라인(BL)은 제1 내지 제3 도전막(141, 142, 143)을 포함할 수 있다.
라인 캡핑막(144)은 비트 라인(BL) 상에 배치될 수 있다. 라인 캡핑막(144)은 비트 라인(BL)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 이 때, 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 라인 캡핑막(144)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
절연막(130)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 절연막(130)은 다이렉트 컨택(DC)이 형성되지 않은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 절연막(130)은 기판(100) 및 비트 라인(BL) 사이와, 소자 분리막(105) 및 비트 라인(BL) 사이에 형성될 수 있다.
절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 절연막(130)은 제1 절연막(131) 및 제2 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스페이서 구조체(150)는 비트 라인 구조체(140)의 측벽 상에 배치될 수 있다. 다이렉트 컨택(DC) 상에 형성된 비트 라인(BL)의 부분에서, 스페이서 구조체(150)는 기판(100) 및 소자 분리막(105) 상에 배치될 수 있고, 비트 라인(BL), 라인 캡핑막(144) 및 다이렉트 컨택(DC)의 측벽 상에 배치될 수 있다. 다이렉트 컨택(DC)이 형성되지 않은 비트 라인(BL)의 부분에서, 스페이서 구조체(150)는 절연막(130) 상에 배치될 수 있고, 라인 캡핑막(144) 및 비트 라인 구조체(140)의 측벽 상에 배치될 수 있다.
스페이서 구조체(150)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 스페이서 구조체(150)는 예를 들어, 에어 스페이서(150A)와 제1 내지 제3 스페이서(151, 152, 153)를 포함할 수 있다.
제1 스페이서(151)는 비트 라인 구조체(140)의 측면의 적어도 일부를 따라 연장될 수 있다. 다이렉트 컨택(DC) 상에 형성된 비트 라인(BL)의 부분에서, 제1 스페이서(151)는 라인 캡핑막(144), 비트 라인(BL) 및 다이렉트 컨택(DC)의 측벽을 따라 연장될 수 있다. 다이렉트 컨택(DC) 상에 형성되지 않은 비트 라인(BL)의 부분에서, 제1 스페이서(151)는 비트 라인(BL) 및 라인 캡핑막(144)의 측벽과 절연막(130)의 상면을 따라 연장될 수 있다. 스페이서 구조체(150)는 제2 방향(D2)으로 연장될 수 있다.
추후 설명할 펜스 구조체(170)를 제1 방향(D1)으로 절단한 단면도(도 3a)에서, 스페이서 구조체(150)의 상부의 폭은 하부의 폭보다 작을 수 있다. 몇몇 실시예에서 스페이서 구조체(150)의 하부의 상면은 매몰 컨택(BC)의 상면보다 상측에 배치될 수 있다. 게이트 구조체(110)를 제1 방향(D1)으로 절단한 단면도(도 3b)에서, 스페이서 구조체(150)의 폭은 일정할 수 있다. 즉 게이트 구조체(110) 상에서 스페이서 구조체(150)의 폭은 일정할 수 있다.
제2 스페이서(152)는 제1 스페이서(151) 상에 배치될 수 있다. 제2 스페이서(152)는 제1 스페이서(151)에 의해 소자 분리막(105)과 이격될 수 있다. 제2 스페이서(152)는 다이렉트 컨택(DC)의 측면을 따라 연장될 수 있다. 제2 스페이서(152)는 제1 스페이서(151)와 매몰 컨택(BC) 사이에 배치될 수 있다. 제2 스페이서(152)는 에어 스페이서(150A)의 하면을 정의할 수 있다.
다이렉트 컨택(DC) 상에 형성된 비트 라인(BL)의 부분에서, 에어 스페이서(150A)의 측벽은 제1 스페이서(151) 및 제3 스페이서(153)에 의해 정의될 수 있고, 에어 스페이서(150A)의 바닥면은 제2 스페이서(152)에 의해 정의될 수 있다. 다이렉트 컨택(DC) 상에 형성되지 않은 비트 라인(BL)의 부분에서, 에어 스페이서(150A)의 측벽은 제1 스페이서(151) 및 제3 스페이서(153)에 의해 정의될 수 있고, 에어 스페이서(150A)의 바닥면은 제1 스페이서(151)에 의해 정의될 수 있다.
제1 내지 제3 스페이서(151, 152, 153)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제3 스페이서(151, 152, 153)는 실리콘 질화물을 포함할 수 있다.
컨택 구조체(160)는 비트 라인 구조체(140)의 측면 상에 배치될 수 있다. 컨택 구조체(160)는 스페이서 구조체(150)에 의해 비트 라인 구조체(140)로부터 이격될 수 있다. 스페이서 구조체(150)는 비트 라인 구조체(140)와 컨택 구조체(160)를 전기적으로 절연할 수 있다.
컨택 구조체(160)는 기판(100) 상에 차례로 적층되는 매몰 컨택(BC), 배리어막(165) 및 랜딩 패드(LP)를 포함할 수 있다.
매몰 컨택(BC)은 인접하는 비트 라인 구조체(140) 사이의 기판(100) 상에 형성될 수 있다. 매몰 컨택(BC)은 게이트 구조체(110) 및 비트 라인 구조체(140)에 의해 정의되는 영역에 개재될 수 있다. 매몰 컨택(BC)은 제1 방향(D1)으로 이웃하는 비트 라인 구조체(140) 사이에서 제2 방향(D2)으로 배열될 수 있다.
매몰 컨택(BC)은 인접하는 비트 라인(BL) 사이의 기판(100) 및 소자 분리막(105)과 중첩될 수 있다. 매몰 컨택(BC)은 절연막(130)을 관통하여 기판(100)의 활성 영역(ACT)과 랜딩 패드(LP)를 전기적으로 연결할 수 있다. 매몰 컨택(BC)과 연결되는 활성 영역(ACT)은 소오스 및 드레인 영역으로 기능할 수 있다.
매몰 컨택(BC)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
배리어막(165)은 매몰 컨택(BC), 스페이서 구조체(150) 및 비트 라인 구조체(140)를 덮을 수 있다. 배리어막(125)은 매몰 컨택(BC)의 상면, 스페이서 구조체(150)의 측벽과 상면 및 비트 라인 구조체(140)의 상면을 따라 컨포멀하게 연장될 수 있다.
배리어막(165)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
랜딩 패드(LP)는 배리어막(165) 상에 배치될 수 있다. 랜딩 패드(LP)는 배리어막(165)을 통해 매몰 컨택(BC)과 전기적으로 연결될 수 있다.
랜딩 패드(LP)의 상면은 비트 라인 구조체(140)의 상면보다 높을 수 있다. 랜딩 패드(LP)는 비트 라인 구조체(140)의 상면의 일부를 덮을 수 있다. 랜딩 패드(LP)는 비트 라인 구조체(140)의 상면의 일부와 중첩될 수 있다.
랜딩 패드(LP)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리막(180)은 랜딩 패드(LP) 및 비트 라인 구조체(140) 상에 형성될 수 있다. 패드 분리막(180)은 랜딩 패드(LP)의 상면으로부터 연장되어 비트 라인 구조체(140)의 상면보다 낮게 연장될 수 있다. 이에 따라 랜딩 패드(LP)는 비트 라인 구조체(140) 및 패드 분리막(180)에 의해 분리될 수 있다. 패드 분리막(180)의 하면은 예를 들어, 라인 캡핑막(144)의 상면보다 상측에 배치될 수 있다. 즉 패드 분리막(180)은 라인 캡핑막(144)과 접할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 패드 분리막(180)의 최하면(180_BS)은 에어 스페이서(150A)의 상면(150A_US)보다 상측에 배치될 수 있다. 즉, 에어 스페이서(150A)는 패드 분리막(180)과 접하지 않을 수 있다. 에어 스페이서(150A)의 상면(150A_US)은 배리어막(165)에 의해 정의될 수 있다.
펜스 구조체(170)는 기판(100) 및 소자 분리막(105) 상에 배치될 수 있다. 펜스 구조체(170)는 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(110)와 제4 방향(D4)으로 중첩되도록 형성될 수 있다. 제4 방향(D4)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다.
펜스 구조체(170)는 인접하는 스페이서 구조체(150) 사이에 배치될 수 있다. 펜스 구조체(170)는 인접하는 컨택 구조체(160) 사이에 배치될 수 있다. 펜스 구조체(170)는 인접하는 스페이서 구조체(150) 사이 및 인접하는 컨택 구조체(160) 사이를 채울 수 있다. 이에 따라 제2 방향(D2)으로 배열된 컨택 구조체(160)는 펜스 구조체(170)에 의해 분리될 수 있다.
구체적으로 펜스 구조체(170)는 제3 트렌치(t3)를 채울 수 있다. 제3 트렌치(t3)의 바닥면은 게이트 캡핑막(114)에 의해 정의될 수 있다. 제3 트렌치(t3)의 측벽은 컨택 구조체(160) 및 스페이서 구조체(150)에 의해 정의될 수 있다. 예를 들어, 제3 트렌치(t3)의 바닥면은 게이트 캡핑막(114) 내에 배치될 수 있다.
펜스 구조체(170)는 제1 펜스 라이너(171)와 제2 펜스 라이너(170A)를 포함할 수 있다. 제1 펜스 라이너(171)는 제3 트렌치(t3)의 바닥면과 측벽을 따라 연장될 수 있다. 제2 펜스 라이너(170A)는 제1 펜스 라이너(171) 상에 배치되어 제3 트렌치(t3)를 채울 수 있다.
펜스 구조체(170)는 패드 분리막(180)과 접할 수 있다. 펜스 구조체(170)의 상면은 패드 분리막(180)에 의해 정의될 수 있다.
제1 펜스 라이너(171)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 펜스 라이너(171)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 제2 펜스 라이너(170A)는 에어로 구성될 수 있다. 제2 펜스 라이너(170A)의 상면(173_US)은 패드 분리막(180)에 의해 정의될 수 있다. 제2 펜스 라이너(170A)의 측벽은 제1 펜스 라이너(171)에 의해 정의될 수 있다.
도 3d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 매몰 컨택(BC)은 에어 스페이서(150A) 및 에어로 구성된 제2 펜스 라이너(170A)에 의해 정의되는 영역 내에 배치될 수 있다. 매몰 컨택(BC)은 에어 스페이서(150A)와 제1 방향(D1)으로 중첩될 수 있고, 제2 펜스 라이너(170A)와 제2 방향(D2)으로 중첩될 수 있다. 에어 스페이서(150A)는 제2 방향(D2)으로 연장되어 제2 펜스 라이너(170A)와 제1 방향(D1)으로 중첩될 수 있다. 에어 스페이서(150A)는 제1 스페이서(151) 및 제1 펜스 라이너(171)에 의해 제2 펜스 라이너(170A)와 이격될 수 있다. 제2 펜스 라이너(170A)는 제1 방향(D1)으로 이웃하는 에어 스페이서(150A) 사이에 배치될 수 있다.
도 2 및 도 3d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 방향(D1)에서, 제2 펜스 라이너(170A)의 폭은 매몰 컨택(BC)과 제2 펜스 라이너(170A) 사이의 거리보다 클 수 있다. 제2 방향(D2)에서, 제2 펜스 라이너(170A)의 폭은 매몰 컨택(BC)과 제2 펜스 라이너(170A) 사이의 거리보다 클 수 있다.
반도체 메모리 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, DRAM(Dynamic Random Access Memory)의 도전 패턴들 사이의 간격이 좁아짐에 따라, 도전 패턴들 사이의 기생 커패시턴스가 증가할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 메모리 장치는 에어 스페이서(150A)와 에어로 구성된 제2 펜스 라이너(170A)를 포함하므로, 비트 라인(BL)과 매몰 컨택(BC)사이의 기생 커패시턴스 및 펜스 구조체(170)를 통한 비트 라인(BL)과 매몰 컨택(BC) 사이의 기생 커패시턴스가 감소될 수 있다. 이에 따라 반도체 메모리 장치의 동작 특성이 개선될 수 있다.
다시 도 3a 내지 도 3c를 참조하면, 식각 정지막(185)은 패드 분리막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 식각 정지막(185)은 예를 들어, 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
커패시터(190)는 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 랜딩 패드(LP)와 전기적으로 연결될 수 있다. 결과적으로, 커패시터(190)는 매몰 컨택(BC)과 접속된 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 반도체 메모리 장치 등에서 전하를 저장할 수 있다.
커패시터(190)의 일부는 식각 정지막(185) 내에 배치될 수 있다. 커패시터(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 커패시터(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차에 의해 커패시터 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191)은 랜딩 패드(LP) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다.
예를 들어, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 오버랩되는 부분에 배치될 수 있다. 또 다른 예를 들어, 도시된 것과 달리, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 오버랩되는 제1 부분과, 상부 전극(193)과 수직으로 오버랩되지 않는 제2 부분을 포함할 수 있다. 즉, 커패시터 유전막(192)의 제2 부분은 상부 전극(193)에 의해 덮이지 않는 부분이다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 에어 스페이서(150A)의 상면(150A_US) 및 제2 펜스 라이너(170A)의 상면(170A_US)은 패드 분리막(180)에 의해 정의될 수 있다. 에어 스페이서(150A)의 상면(150A_US) 및 제2 펜스 라이너(170A)의 상면(170A_US)은 평평할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 에어 스페이서(150A)의 상면(150A_US) 및 제2 펜스 라이너(170A)의 상면(170A_US)은 패드 분리막(180)을 향해 볼록할 수 있다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다. 참고적으로 도 6은 도 1 및 도 2의 B-B를 따라 절단한 단면도이다. 도 7은 도 1 및 도 2의 C-C를 따라서 절단한 단면도이다. 도 8은 도 7의 D-D를 따라서 절단했을 때 보여지는 평면도이다. 도 8은 도 1 및 도 2의 D 영역에 해당될 수 있다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 펜스 구조체(170)는 비트 라인 구조체(140) 및 스페이서 구조체(150)를 덮을 수 있다. 펜스 구조체(170)는 비트 라인 구조체(140)의 상면 및 스페이서 구조체(150)의 상면을 따라 연장될 수 있다.
제1 펜스 라이너(171)는 제3 트렌치(t3)의 바닥면과 측벽을 따라 연장될 수 있다. 제1 펜스 라이너(171)는 스페이서 구조체(150)의 측벽을 따라 연장될 수 있다.
제2 펜스 라이너(173)는 제1 펜스 라이너(171) 상에 배치되어 비트 라인 구조체(140)의 상면, 스페이서 구조체(150)의 상면 및 제1 펜스 라이너(171)의 상면을 따라 연장될 수 있다. 패드 분리막(180)은 제2 펜스 라이너(173) 상에 배치될 수 있다. 비트 라인 구조체(140), 스페이서 구조체(150) 및 제1 펜스 라이너(171)는 제2 펜스 라이너(173)에 의해 패드 분리막(180)과 이격될 수 있다. 제2 펜스 라이너(173)는 컨택 구조체(160) 사이에서 T자 형상을 가질 수 있다.
스페이서 구조체(150)는 도 1 내지 도 5의 에어 스페이서(150A) 대신 제4 스페이서(154)를 포함할 수 있다.
제2 펜스 라이너(173) 및 제4 스페이서(154)는 실리콘 산화물로 구성될 수 있다. 제2 펜스 라이너(173)와 제4 스페이서(154)는 서로 연결될 수 있다. 이 경우, 제2 펜스 라이너(173)와 제4 스페이서(154)의 경계는 구별되지 않을 수도 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 매몰 컨택(BC)은 연결된 제2 펜스 라이너(173) 및 제4 스페이서(154)에 의해 정의되는 고립 영역 내에 배치될 수 있다. 제2 펜스 라이너(173)는 제1 방향(D1)으로 연장되어 제4 스페이서(154)와 연결될 수 있다. 제2 펜스 라이너(173)는 제1 방향(D1)으로 이격된 제4 스페이서(154)를 연결할 수 있다. 매몰 컨택(BC)은 제4 스페이서(154)와 제1 방향(D1)으로 중첩될 수 있고, 제2 펜스 라이너(173)와 제2 방향(D2)으로 중첩될 수 있다.
도 9 내지 도 20은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 9a 내지 도 20a는 도 1 및 도 2의 A-A를 따라서 절단한 단면도이고, 도 9b 내지 도 20b는 도 1 및 도 2의 B-B를 따라서 절단한 단면도이다.
도 9a 및 도 9b를 참조하면, 소자 분리막(105) 및 소자 분리막(105)에 의해 정의되는 활성 영역을 포함하는 기판(100)이 제공된다.
게이트 구조체(110)는 기판(100) 내에 형성될 수 있다. 게이트 구조체(110)는 제1 방향(D1)으로 길게 연장될 수 있다. 게이트 구조체(110)는 게이트 트렌치(115), 게이트 절연막(111), 게이트 전극(112), 게이트 캡핑막(114) 및 게이트 캡핑 도전막(113)을 포함할 수 있다.
이어서 차례로 적층된 제1 절연막(131), 제2 절연막(132) 및 제1 프리 도전막(141p)이 기판(100) 상에 형성될 수 있다. 이어서 기판(100) 내에 활성 영역의 일부를 노출시키는 제1 트렌치(t1)가 형성될 수 있다. 제1 트렌치(t1)는 예를 들어, 활성 영역의 중심을 노출시킬 수 있다. 이어서, 제1 트렌치(t1)를 채우는 프리 다이렉트 컨택(DCp)이 형성될 수 있다. 이어서, 제1 프리 도전막(141p) 및 프리 다이렉트 컨택(DCp) 상에 제2 프리 도전막(142 p), 제3 프리 도전막(143 p) 및 프리 라인 캡핑막(144p)이 차례로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 프리 라인 캡핑막(144p), 제1 내지 제3 프리 도전막(141p, 142p, 143p) 및 프리 다이렉트 컨택(DCp)이 패터닝된다. 이에 따라 다이렉트 컨택(DC)과 활성 영역 및 워드 라인 구조체를 가로질러 제2 방향(D2)으로 연장되는 비트 라인 구조체(140)가 형성될 수 있다. 예를 들어, 비트 라인 구조체(140)의 폭 및 다이렉트 컨택(DC)의 폭은 제1 트렌치(t1)의 폭보다 작을 수 있다. 즉, 비트 라인 구조체(140) 및 다이렉트 컨택(DC)은 제1 트렌치(t1)를 완전히 채우지 않을 수 있다.
이어서, 비트 라인 구조체(140)의 측벽 상에 프리 스페이서 구조체(150p)가 형성될 수 있다. 프리 스페이서 구조체(150p)는 제1 스페이서(151), 제2 스페이서(152), 희생 스페이서(150S) 및 제3 스페이서(153)를 포함할 수 있다. 희생 스페이서(150S)는 제1 내지 제3 스페이서(151, 152, 153)에 대해 식각 선택비를 갖는 물질로 구성될 수 있다.
예를 들어, 희생 스페이서(150S)는 실리콘 산화물을 포함할 수 있고, 제1 내지 제3 스페이서(151, 152, 153)은 실리콘 질화물을 포함할 수 있다.
비트 라인 구조체(140) 사이에 제2 트렌치(t2)가 형성된다. 제2 트렌치(t2)는 제1 방향(D1)으로 이웃하는 비트 라인 구조체(140) 사이에, 상기 비트 라인 구조체(140)의 측벽 상에 형성된 스페이서 구조체(150) 사이의 기판(100)을 노출시킬 수 있다. 제2 트렌치(t2)는 기판(100) 내 형성된 게이트 캡핑 도전막(113)의 상면을 노출시킬 수 있다.
이어서, 제2 트렌치(t2)를 채우고 비트 라인 구조체(1401) 및 프리 스페이서 구조체(150p)를 덮는 프리 매몰 컨택(BCp)이 형성된다.
도 11a 및 도 11b를 참조하면, 게이트 구조체(110) 상에 형성된 프리 매몰 컨택(BCp)이 제거되어 제3 트렌치(t3)가 형성된다. 게이트 구조체(110) 상의 비트 라인 구조체(140)의 상면 및 스페이서 구조체(150)의 상면이 노출될 수 있다. 제3 트렌치(t3)의 바닥면은 도 10a 및 도 10b의 제2 트렌치(t2)의 바닥면과 동일할 수도 있고 하측에 배치될 수도 있다.
도 12a 및 도 12b를 참조하면, 제1 프리 펜스 라이너(171p)가 형성된다. 제1 프리 펜스 라이너(171p)는 프리 매몰 컨택(BCp)의 상면, 게이트 구조체(110) 상의 비트 라인 구조체(140)의 상면과 스페이서 구조체(150)의 상면 및 제3 트렌치(t3)의 바닥면과 측벽을 따라 컨포멀하게 형성될 수 있다.
제1 프리 펜스 라이너(171p)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 비트 라인 구조체(140) 및 스페이서 구조체(150) 상에 형성된 제1 프리 펜스 라이너(171p)가 식각된다. 이에 따라 제3 트렌치(t3)의 측벽과 바닥면을 따라 연장되는 제1 펜스 라이너(171)가 형성된다. 또한 희생 스페이서(150S)의 상면 및 프리 매몰 컨택(BCp)의 상면이 노출된다.
도 14a 및 도 14b를 참조하면, 게이트 구조체(110) 상에 형성된 비트 라인 구조체(140), 스페이서 구조체(150) 및 제1 펜스 라이너(171)를 덮는 희생 펜스 라이너(170S)가 형성될 수 있다. 희생 펜스 라이너(170S)는 제1 펜스 라이너(170S) 상에 형성되어 제3 트렌치(t3)를 채울 수 있다. 희생 펜스 라이너(170S)는 게이트 구조체(110) 상의 비트 라인 구조체(140)의 상면, 스페이서 구조체(150)의 상면 및 제1 펜스 라이너(171)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 희생 펜스 라이너(170S)의 상면은 프리 매몰 컨택(BCp)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
희생 펜스 라이너(170S)는 희생 스페이서(150S)와 동일한 물질을 포함할 수 있다. 희생 펜스 라이너(170S)는 예를 들어, 실리콘 산화물을 포함할 수 있다. 희생 펜스 라이너(170S)는 희생 스페이서(150S)의 상면과 접촉할 수 있다. 희생 펜스 라이너(170S)는 희생 스페이서(150S)와 연결될 수 있다.
도 15a 및 도 15b를 참조하면, 희생 펜스 라이너(170S)의 일부가 식각될 수 있다. 희생 펜스 라이너(170S)는 게이트 구조체(110) 상의 비트 라인 구조체(140) 및 스페이서 구조체(150)가 노출되지 않을 정도로 식각될 수 있다.
도 16a 및 도 16b를 참조하면, 도 15b에서 일부 식각된 희생 펜스 라이너(170S)의 상에 희생막(145)이 형성될 수 있다. 몇몇 실시예에서, 희생막(145)의 상면은 프리 매몰 컨택(BCp)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
희생막(145)은 추후 도 17a 및 도 17b에서 프리 스페이서 구조체(150p)의 식각 시, 희생 펜스 라이너(170S)를 보호할 수 있는 두께를 가질 수 있다,
희생막(145)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 프리 매몰 컨택(BCp)의 일부가 식각되어 매몰 컨택(BC)이 형성될 수 있다. 프리 매몰 컨택(BCp)을 에치백하여 비트 라인 구조체(140) 및 프리 스페이서 구조체(150p)의 상부를 노출시키는 매몰 컨택(BC)을 형성할 수 있다.
이어서, 프리 스페이서 구조체(150p)의 상부의 일부가 식각될 수 있다. 예를 들어, 희생 스페이서(150p) 및 제3 스페이서(153)의 상부가 식각될 수 있다. 몇몇 실시예에서, 희생 스페이서(150p) 및 제3 스페이서(153)의 상면은 매몰 컨택(BC)의 상면보다 상측에 배치될 수 있다. 이 경우 희생 펜스 라이너(170S)는 희생막(145)으로 인해 식각되지 않을 수 있다.
이에 따라 게이트 구조체(110) 상이 아닌 기판의 활성 영역 및 소자 분리막(105) 상에 형성된 희생 스페이서(150p)와 제3 스페이서(153)의 상면은 제1 스페이서(151)의 상면보다 하측에 배치될 수 있다. 게이트 구조체(110) 상이 아닌 기판의 활성 영역 및 소자 분리막(105) 상에 형성된 스페이서 구조체(150)의 상부의 폭은 하부의 폭보다 작을 수 있다. 스페이서 구조체(150)의 상부는 제1 스페이서(151)를 포함하고, 스페이서 구조체(150)의 하부는 제1 스페이서(151), 희생 스페이서(150p), 제3 스페이서(153) 및/또는 제2 스페이서(152)를 포함할 수 있다. 스페이서 구조체(150)의 상부의 폭이 스페이서 구조체(150)의 하부의 폭보다 작기 때문에, 추후 형성될 랜딩 패드(LP)와 매몰 컨택(BC)의 접촉 마진이 향상될 수 있다.
도 18a 및 도 18b를 참조하면, 비트 라인 구조체(140)의 상면, 스페이서 구조체(150)의 상면과 측면, 매몰 컨택(BC)의 상면 및 희생막(145)을 따라 배리어막(165)이 형성될 수 있다. 배리어막(165)은 컨포멀하게 형성될 수 있다.
이어서 배리어막(165)을 덮는 프리 랜딩 패드(LPp)가 형성될 수 있다. 프리 랜딩 패드(LPp)의 상면은 비트 라인 구조체(140)의 상면보다 상측에 배치될 수 있다.
이어서 프리 랜딩 패드(LPp) 상에 마스크 패턴(161)이 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 마스크 패턴(161)에 의해 노출된 프리 랜딩 패드(LPp), 배리어막(165), 희생막(145), 비트 라인 구조체(140) 및 스페이서 구조체(150)가 식각될 수 있다. 이에 따라 제4 트렌치(t4) 및 제4 트렌치(t4)에 의해 분리된 랜딩 패드(LP)가 형성될 수 있다. 또한 희생 펜스 라이너(172p)가 노출될 수 있다.
몇몇 실시예에서, 희생 펜스 라이너(172p)의 일부가 같이 식각될 수도 있다. 몇몇 실시예에서, 제4 트렌치(t4)의 바닥면은 희생 스페이서(150S)보다 상측에 배치될 수 있다. 희생 스페이서(150S)는 제4 트렌치(t4)에 의해 노출되지 않을 수 있다.
도 20a 및 도 20b를 참조하면, 희생 스페이서(150S) 및 희생 펜스 라이너(172p)가 제거될 수 있다. 희생 스페이서(150S)는 게이트 구조체(110) 상에서 희생 펜스 라이너(172p)와 접촉하므로, 희생 스페이서(150S)는 희생 펜스 라이너(172p)를 제거하는 과정에서 함께 제거될 수 있다. 희생 스페이서(150S)가 제거된 공간에 에어 스페이서(150A)가 형성될 수 있다. 이에 따라 에어 스페이서(150A)를 포함하는 스페이서 구조체(150)가 형성될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는, 희생 스페이서(150S)가 희생 펜스 라이너(172p)에 연결되어 함께 제거되기 때문에, 희생 스페이서(150S)를 제거하기 위해 제4 트렌치(t4)를 희생 스페이서(150S)를 노출시키도록 형성할 필요가 없다. 따라서 제4 트렌치(t4)의 바닥면의 위치가 다양하게 조절될 수 있다.
또한 희생 펜스 라이너(172p)의 노출 면적은 제4 트렌치(t4)를 통해 희생 스페이서(150S)를 제거하는 경우 제4 트렌치(t4)에 의한 희생 스페이서(150S)가 노출 면적에 비해 더 크다. 따라서 희생 스페이서(150S)가 보다 용이하게 제거될 수 있다.
도 3b 및 도 3c를 참조하면, 제4 트렌치(t4)를 채우는 패드 분리막(180)이 형성될 수 있다. 이에 따라 랜딩 패드(LP)는 패드 분리막(180)에 의해 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 패드 분리막(180)은 랜딩 패드(LP)의 상면을 노출시킬 수 있다. 몇몇 실시예에서, 패드 분리막(180)의 상면은 랜딩 패드(LP)의 상면을 덮지 않을 수 있다.
패드 분리막(180)에 의해 에어 스페이서(150A)의 상면 및 제2 펜스 라이너(170A)의 상면이 정의될 수 있다. 도 4를 참조하면, 공정에 따라서 에어 스페이서(150A)의 상면(150A_US) 및 제2 펜스 라이너(170A)의 상면(170A_US)은 평평할 수 있다. 도 5를 참조하면, 공정에 따라서 에어 스페이서(150A)의 상면(150A_US) 및 제2 펜스 라이너(170A)의 상면(170A_US)은 패드 분리막(180)을 향해 볼록할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 희생 스페이서(150S)는 제4 트렌치(t4)에 의해 노출되지 않기 때문에, 패드 분리막(180) 형성 시 제4 트렌치(t4)로 패드 분리막(180)이 유입되지 않는다. 따라서 에어 스페이서(150A)가 배리어막(165)까지 연장될 수 있어 비트 라인(BL)과 매몰 컨택(BC) 사이의 기생 커패시턴스가 감소될 수 있다.
패드 분리막(180) 및 패드 분리막(180)에 의해 노출되는 랜딩 패드(LP) 상에 식각 정지막(185)이 형성될 수 있다.
패드 분리막(180)에 의해 노출되는 랜딩 패드(LP) 상에 하부 전극(191)이 형성될 수 있다. 이어서 하부 전극(191) 상에 커패시터 유전막(192) 및 상부 전극(193)을 차례로 형성할 수 있다. 이에 따라, 동작 특성이 개선되 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
한편 희생 스페이서(150S)와 희생 펜스 라이너(170S)가 실리콘 산화물을 포함하는 경우, 도 20을 이용하여 설명한 희생 스페이서(150S)와 희생 펜스 라이너(170S)의 제거 공정이 생략될 수 있다. 즉, 도 9 내지 도 19를 이용하여 설명한 공정을 수행한 후, 도 6 및 도 7을 참조하면, 제4 트렌치(t4)를 채우는 패드 분리막(180)이 형성될 수 있다. 패드 분리막(180)은 희생 펜스 라이너(170S) 상에 형성될 수 있다. 이어서, 식각 정지막(185) 및 커패시터(190)가 형성될 수 있다. 이에 따라 실리콘 산화물을 포함하는 제4 스페이서(154)와 실리콘 산화물을 포함하는 제2 펜스 라이너(173)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110: 게이트 구조체 130: 절연막
140: 비트 라인 구조체 150: 스페이서 구조체
160: 컨택 구조체 170: 펜스 구조체
180: 패드 분리막 190: 커패시터

Claims (10)

  1. 기판 상에 제1 방향으로 배열되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체;
    상기 비트 라인 구조체의 양측벽 상에 배치되어 상기 제2 방향으로 연장되고, 에어 및 실리콘 산화물 중 어느 하나로 구성되는 스페이서를 포함하는 스페이서 구조체;
    상기 스페이서 구조체 사이에 배치되고 상기 제2 방향으로 배열되는 컨택 구조체;
    상기 컨택 구조체 사이 및 상기 스페이서 구조체 사이를 채우는 펜스 구조체; 및
    상기 비트 라인 구조체, 상기 스페이서 구조체 및 상기 펜스 구조체 상에 상기 컨택 구조체를 분리하는 패드 분리막을 포함하고,
    상기 펜스 구조체는, 제1 펜스 라이너와, 상기 제1 펜스 라이너 상의 에어 및 실리콘 산화물 중 어느 하나로 구성되는 제2 펜스 라이너를 포함하고,
    상기 제2 펜스 라이너는, 상기 스페이서와 상기 제1 방향으로 중첩되는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 펜스 라이너는 상기 제1 방향으로 이웃하는 상기 스페이서 사이에 배치되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2 펜스 라이너의 상면은 상기 패드 분리막에 의해 정의되는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제2 펜스 라이너는 상기 스페이서와 연결되는 반도체 메모리 장치.
  5. 기판 상에 제1 방향으로 배열되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체;
    상기 비트 라인 구조체의 양측벽 상에 배치되는 스페이서 구조체;
    상기 스페이서 구조체 사이에 배치되고 상기 제2 방향으로 배열되는 컨택 구조체;
    상기 컨택 구조체 사이 및 상기 스페이서 구조체 사이를 채우는 펜스 구조체; 및
    상기 비트 라인 구조체, 상기 스페이서 구조체 및 상기 펜스 구조체 상에 상기 컨택 구조체를 분리하는 패드 분리막을 포함하고,
    상기 펜스 구조체는,
    상기 스페이서 구조체의 측벽 및 상기 컨택 구조체의 측벽을 따라 연장되는 제1 펜스 라이너와,
    상기 제1 펜스 라이너 상에 에어로 구성되어 상기 컨택 구조체 사이 및 상기 스페이서 구조체 사이를 채우고, 상기 패드 분리막에 의해 상면이 정의되는 제2 펜스 라이너를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 펜스 구조체를 상기 제1 방향으로 절단한 단면도에서, 상기 스페이서 구조체의 폭은 일정한 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 스페이서 구조체는 에어 스페이서를 포함하고,
    상기 펜스 구조체를 상기 제1 방향으로 절단한 단면도에서, 상기 에어 스페이서의 상면은 상기 패드 분리막에 의해 정의되는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 에어 스페이서의 상면은 상기 패드 분리막을 향해 볼록한 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 제2 펜스 라이너의 상면은 상기 패드 분리막을 향해 볼록한 반도체 메모리 장치.
  10. 기판 내 제1 방향으로 연장되는 게이트 전극과 게이트 캡핑막을 포함하는 게이트 구조체;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제2 방향으로 배열되는 비트 라인 구조체;
    상기 비트 라인 구조체의 양측벽 상에 배치되어 상기 제2 방향으로 연장되고, 에어 스페이서를 포함하는 스페이서 구조체;
    상기 스페이서 구조체 사이의 상기 기판과 연결되고 상기 제2 방향으로 배열되는 매몰 컨택과, 상기 매몰 컨택 상의 랜딩 패드와, 상기 매몰 컨택과 상기 랜딩 패드 사이에 배치되고 상기 매몰 컨택의 상면, 상기 스페이서 구조체의 측벽 및 상기 비트 라인 구조체의 상면을 따라 연장되는 배리어막을 포함하는 컨택 구조체;
    상기 게이트 캡핑막에 의해 하면이 정의되고 상기 컨택 구조체 및 상기 스페이서 구조체에 의해 측벽이 정의되는 트렌치를 채우는 펜스 구조체; 및
    상기 비트 라인 구조체, 상기 스페이서 구조체 및 상기 펜스 구조체 상에 상기 컨택 구조체를 분리하는 패드 분리막을 포함하고,
    상기 게이트 구조체 상에서 상기 에어 스페이서의 상면은 상기 패드 분리막에 의해 정의되고,
    상기 펜스 구조체는, 상기 트렌치의 측벽과 바닥면을 따라 형성되는 제1 펜스 라이너와, 에어로 구성되고 상기 제1 펜스 라이너 및 상기 패드 분리막에 의해 정의되는 제2 펜스 라이너를 포함하고,
    상기 제2 펜스 라이너는 상기 스페이서와 상기 제1 방향으로 중첩되는 반도체 메모리 장치
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