KR102574450B1 - 소자 특성을 향상시킬 수 있는 반도체 소자 - Google Patents

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Abstract

본 발명의 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판; 상기 기판의 상기 활성 영역 상에 일 방향으로 연장되어 형성된 도전 라인; 상기 활성 영역과 콘택되는 상기 도전 라인의 하부 부분의 양측벽에 형성된 복수의 절연 라이너들; 상기 기판의 표면과 수직한 방향으로 상기 절연 라이너들과 이격되고, 상기 도전 라인의 상부 부분의 양측벽에 순차적으로 형성된 복수의 스페이서들; 상기 스페이서들중 중간 부분에 위치하는 스페이서와 상기 절연 라이너들 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및 상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴들을 포함하되, 상기 블록킹층은 소자 제조 공정시 상기 활성 영역들 및 상기 절연 라이너들을 보호한다.

Description

소자 특성을 향상시킬 수 있는 반도체 소자{semiconductor device for improving device characteristics}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는 소자 특성을 향상시킬 수 있는 반도체 소자에 관한 것이다.
고집적화된 반도체 소자는 제조 공정의 어려움으로 인해 소자 특성이 나빠지고 있다. 예를 들면, 고집적화된 반도체 소자는 도전 라인들(예컨대 배선 라인)과, 도전 라인들 사이에 위치하는 콘택 패턴 사이의 이격 거리가 감소되어 도전 라인과 콘택 패턴이 서로 쇼트(short)될 수 있다. 또한, 이격 거리가 감소된 도전 라인 및 콘택 패턴 사이의 커패시턴스(capacitance)가 증가될 경우, 반도체 소자는 동작 속도가 느려지거나 소자 특성, 예컨대 리프레시 특성이 나빠질 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 도전 라인과 콘택 패턴 사이의 이격거리가 감소되더라도 쇼트되지 않고 소자 특성을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판; 상기 기판의 상기 활성 영역 상에 일 방향으로 연장되어 형성된 도전 라인; 상기 활성 영역과 콘택되는 상기 도전 라인의 하부 부분의 양측벽에 형성된 복수의 절연 라이너들; 상기 기판의 표면과 수직한 방향으로 상기 절연 라이너들과 이격되고, 상기 도전 라인의 상부 부분의 양측벽에 순차적으로 형성된 복수의 스페이서들; 상기 스페이서들중 중간 부분에 위치하는 스페이서와 상기 절연 라이너들 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및 상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴들을 포함하되, 상기 블록킹층은 소자 제조 공정시 상기 활성 영역들 및 상기 절연 라이너들을 보호한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판; 상기 소자 분리 영역 상에 형성된 층간 절연층; 상기 기판의 상기 층간 절연층 상에 일 방향으로 연장되어 형성된 도전 라인; 상기 기판의 표면과 수직한 방향으로 상기 층간 절연층과 이격되고, 상기 도전 라인의 양측벽에 형성된 복수의 스페이서들; 상기 스페이서들중 중간 부분에 위치하는 스페이서와 상기 층간 절연층 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및 상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴을 포함하되, 상기 블록킹층은 소자 제조 공정시 상기 활성 영역들 및 상기 층간 절연층들을 보호한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판; 상기 소자 분리 영역 상에 형성된 층간 절연층; 상기 기판의 상기 활성 영역 및 층간 절연층 상에 일 방향으로 연장된 도전 라인; 상기 활성 영역과 콘택되는 상기 도전 라인의 하부 부분의 양측벽에 형성된 복수의 절연 라이너들; 상기 기판의 표면과 수직한 방향으로 상기 절연 라이너들 및 층간 절연층과 이격되고, 상기 도전 라인들의 상부 부분의 양측벽에 순차적으로 형성된 복수의 스페이서들; 상기 스페이서들중 중간 부분에 위치하는 스페이서와, 상기 절연 라이너들 및 층간 절연층 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및 상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴을 포함하되, 상기 블록킹층은 소자 제조 공정시 상기 활성 영역들, 상기 층간 절연층, 및 상기 절연 라이들을 보호한다.
본 발명의 반도체 소자는 도전 라인과 콘택 패턴 사이의 이격거리가 감소되더라도 쇼트되지 않으면서도 소자 특성을 향상시킬 수 있다. 본 발명의 반도체 소자는 상부 절연 라이너들의 측벽이 수직하여 매몰 콘택의 하부 길이를 크게 하여 소자 특성, 예컨대 콘택 저항을 낮게 가져갈 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 요부 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 요부 단면도이다.
도 4 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 15 내지 도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃도이다.
구체적으로, 본 실시예에 따른 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2 등의 110) 상에 형성된 소자 분리 영역(도 2 등의 114)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제2 방향(x 방향)으로 상호 평행하게 연장하는 복수의 워드 라인(Word Line: WL, 또는 게이트 라인)이 배치될 수 있다. 워드 라인(WL)은 도전 라인일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제1 방향(y 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 비트 라인(BL)은 도전 라인일 수 있다. 비트 라인(BL) 역시 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 워드 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
일 실시예에서, 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다, 상기와 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 소자는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
본 실시예에 따른 반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역(ACT)을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다.
일반적으로 배치 구조상 매몰 콘택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 콘택(BC) 사이에 배치될 수도 있고, 매몰 콘택(BC)과 커패시터의 하부전극 사이에 배치될 수도 있다. 본 실시예에서, 랜딩 패드(LP)는 매몰 콘택(BC)과 커패시터의 하부전극 사이에 배치될 수도 있다. 이와 같이 랜딩 패드(LP) 도입을 통해 접촉 면적 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
본 실시예의 반도체 소자(100)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
워드 라인(WL)은 반도체 소자(100)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)이나 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90ㅀ미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며 그에 따라 X축 및 Y축을 따라 일 직선 상에 배치될 수 있다. 한편, 랜딩 패드(LP)는 다이렉트 콘택(DC) 및 매몰 콘택(BC)과 달리 비트 라인(BL)이 연장하는 제1 방향(y 방향)으로 지그 재그 형태(L1)로 배치될 수 있다. 또한, 워드 라인(WL)이 연장하는 제2 방향(x 방향)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예컨대, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 요부 단면도이다.
구체적으로, 도 2의 반도체 소자(100a)는 도 1의 I-I'에 따른 일부 단면도일 수 있다. 반도체 소자(100a)는 소자 분리 영역(114)에 의해 정의되는 복수의 활성 영역(116)을 가지는 기판(110)을 포함할 수 있다. 소자 분리 영역(114)은 기판(110)에 형성되는 소자 분리용 트렌치(112)에 매립되는 소자 분리층을 포함할 수 있다.
기판(110)의 제1 방향(y 방향)으로 연장되는 비트 라인(BL, 140)을 포함할 수 있다. 비트 라인(BL)은 도시된 바와 같이 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(BL)은 불순물이 도핑된 폴리실리콘(142), 텅스텐 질화물(144) 및 텅스텐(146) 및 캡핑 절연층(148)이 순차적으로 적층된 적층 구조를 가질 수 있다. 캡핑 절연층(148)은 실리콘 질화층으로 형성될 수 있다. 비트 라인(BL)은 협의적으로 도핑된 폴리실리콘(142), 텅스텐 질화물(144) 및 텅스텐(146)만을 포함할 수 있다.
일 실시예에서, 비트 라인(BL)은 도시된 바와 다르게 하나의 층으로 형성될 수도 있다. 예컨대, 비트 라인(BL)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
비트 라인(BL)은 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)을 포함할 수 있다. 제1 도전 라인(CL1)은 기판(110)의 활성 영역(116) 상에 형성될 수 있다. 제2 도전 라인(CL2)은 기판(110)에 형성된 소자 분리 영역(114) 상의 층간 절연층(130) 상에 형성될 수 있다.
층간 절연층(130)은 소자 분리 영역 상에 형성된 복수개, 예컨대 제1 내지 제3 절연층들(130a, 130b, 130c)을 포함할 수 있다. 제1 절연층(130a), 제2 절연층(130b) 및 제3 절연층(130c)은 각각 실리콘 산화층, 실리콘 질화층 및 실리콘 산화층으로 구성될 수 있다.
제1 도전 라인(CL1)은 활성 영역(116)과 콘택되는 다이렉트 콘택(135)을 포함할 수 있다. 다이렉트 콘택(135)은 앞서 설명한 바와 같이 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 활성 영역(116)과 콘택되는 제1 도전 라인(CL1)의 하부 부분, 예컨대 다이렉트 콘택(135)의 양측벽에 복수의 절연 라이너들(152)이 형성되어 있다.
절연 라이너들(152)은 제1 도전 라인(CL1)의 하부 부분을 보호하기 위하여 형성될 수 있다. 절연 라이너들(152)은 제1 도전 라인(CL1)의 하부 부분과 도전 패턴(168a), 즉 매몰 콘택(BC)과 절연하기 위하여 형성될 수 있다. 절연 라이너들(152)은 제1 도전 라인(CL1), 즉 다이렉트 콘택(135)의 일측벽으로부터 순차적으로 형성된 제1 절연 라이너(152a), 제2 절연 라이너(152b) 및 제3 절연 라이너(152c)를 포함할 수 있다. 제1 절연 라이너(152a), 제2 절연 라이너(152b) 및 제3 절연 라이너(152c)는 각각 실리콘 질화층, 실리콘 산화층, 및 실리콘 질화층으로 구성될 수 있다.
제1 도전 라인(CL1), 즉 다이렉트 콘택(135)은 기판(110)의 표면(110T)보다 돌출된 돌출 도전 라인(PCL) 및 기판(110)의 표면(110T)보다 아래에 위치하는 매립 도전 라인(BCL)을 포함할 수 있다. 돌출 도전 라인(PCL)의 양측에는 상기 기판의 표면 보다 높게 위치하는 상부 절연 라이너들(152U)이 형성되어 있다. 매립 도전 라인(BCL)의 양측에는 기판(110)의 표면(110T)보다 낮게 위치하는 하부 절연 라이너들(152L)이 형성되어 있다.
도전 패턴들(168a) 측의 상부 절연 라이너들(152U)의 측벽(SL1)은 기판(110)의 표면(110T)에 대해 수직한 형태를 가질 수 있다. 이렇게 상부 절연 라이너들(152U)의 측벽(SL1)이 수직한 측벽을 가질 경우, 반도체 소자(100a)를 제조할 때 도전 패턴(168a), 즉 매몰 콘택(BC)의 하부 오픈 길이(CR1)를 크게 가져갈 수 있어 소자 특성, 예컨대 콘택 저항을 낮게 가져갈 수 있다.
제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 상부 부분의 양측벽에 복수의 스페이서들(163)이 형성되어 있다. 스페이서들(163)은 다중 스페이서라 칭할 수 있다. 스페이서들(163)은 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 일측벽에 형성된 내부 스페이서(152d)와, 내부 스페이서(152d)의 일측벽에 순차적으로 형성된 제1 외부 스페이서(154a) 및 제2 외부 스페이서들(164)을 포함할 수 있다.
내부 스페이서(152d)는 실리콘 질화층으로 형성할 수 있다. 제1 외부 스페이서(154a)는 실리콘 산화층으로 형성할 수 있다. 제2 외부 스페이서(164)는 실리콘 질화층으로 형성할 수 있다. 제1 외부 스페이서(154a)를 식각하여 제거할 경우, 제1 외부 스페이서(154a)는 에어 스페이서(air spacer)가 될 수 있다. 본 실시예에서, 제1 및 제2 외부 스페이서들(154a, 164)을 두개 형성하였으나, 더 많은 개수의 외부 스페이서들을 포함할 수 있다.
스페이서들(163)의 양측의 활성 영역들(116) 상에 도전 패턴들(168a), 즉 매몰 콘택(BC)이 형성되어 있다. 제1 도전 라인(CL1)의 양측벽에 형성된 스페이서(163)는 기판(110)의 표면(110T)과 수직한 방향으로 절연 라이너들(152)과 이격되어 있다.
이에 따라, 스페이서들(163)중 중간 부분에 위치하는 제1 외부 스페이서(154a)와 절연 라이너들(152) 사이의 이격 부분에 배치되고, 스페이서들(163)중 중간 부분에 위치하는 제1 외부 스페이서(154a)의 일단부로부터 제1 도전 라인(CL1) 측으로 리세스된 제1 리세스부(158a)에 매몰되어 제1 블록킹층(162a)이 형성되어 있다.
제1 블록킹층(162a)은 제1 외부 스페이서(154a)로부터 제1 도전 라인(CL1) 측으로 연장되어 있다. 제1 리세스부(158a)에 매몰된 제1 블록킹층(162a)은 제1 도전 라인(CL1)측으로 단면 모양이 사각형 형태로 구성할 수 있다. 일 실시예에서, 제1 리세스부(158a)에 매몰된 제1 블록킹층(162a)은 제1 도전 라인(CL1)측으로 단면 모양이 둥근 형태일 수 도 있다. 제1 리세스부(158a)에 매몰된 제1 블록킹층(162a)의 단면 모양이 본원 발명을 한정하지는 않는다. 제1 블록킹층(162a)은 제1 외부 스페이서(154a)의 하부에 형성되어 있다. 제1 블록킹층(162a)은 실리콘 질화층으로 구성할 수 있다.
제1 블록킹층(162a)은 제1 외부 스페이서(154a)를 제거하여 에어 스페이서로 만들 때, 하부의 절연 라이너(152)를 보호할 수 있다. 더하여, 제1 외부 스페이서(154a)를 에어 스페이서로 구성할 경우, 제1 블록킹층(162a)은 에어 스페이서를 통해 침투하는 식각 가스, 예컨대 Cl 가스가 하부의 절연 라이너(152)를 통해 활성 영역(116)에 미치는 영향을 억제할 수 있다. 이에 따라, 소자 특성, 예컨대 리프레쉬 특성을 향상시킬 수 있다.
제2 도전 라인(CL2)의 양측벽에 형성된 스페이서(163)는 기판(110)의 표면과 수직한 방향으로 층간 절연층(130)과 이격되어 있다. 상기 스페이서들중 중간에 위치하는 스페이서와 층간 절연층(130) 사이의 이격 부분에 배치되고, 스페이서들(163)중 중간 부분에 위치하는 제1 외부 스페이서(154a)의 일단부로부터 제2 도전 라인(CL2) 측으로 리세스된 제2 리세스부(158b)에 매몰되어 제2 블록킹층(162b)이 형성되어 있다.
제2 블록킹층(162b)은 제1 외부 스페이서(154a)로부터 제2 도전 라인(CL2)측으로 연장되어 있다. 스페이서들(163)중 제2 도전 라인(CL)의 양측벽에 형성된 내부 스페이서(152d)는 층간 절연층(130)의 표면(130T) 상에도 형성되어 있다. 제2 리세스부(158b)에 매몰된 제2 블록킹층(162b)은 제2 도전 라인(CL2)측으로 단면 모양이 사각형 형태로 구성할 수 있다.
일 실시예에서, 제2 리세스부(158b)에 매몰된 제2 블록킹층(162b)은 제2 도전 라인(CL2)측으로 단면 모양이 둥근 형태일 수도 있다. 제2 리세스부(158b)에 매몰된 제2 블록킹층(162b)의 단면 모양이 본원 발명을 한정하지는 않는다. 제2 블록킹층(162b)은 층간 절연층(130)의 표면(130T) 상부에 형성되어 있다. 제2 블록킹층(162b)은 제1 블록킹층(162a)과 동일 물질로 형성되어 있다.
제2 블록킹층(162b)은 제1 외부 스페이서(154a)를 제거하여 에어 스페이서로 만들 때, 하부의 층간 절연층(130)을 보호할 수 있다. 더하여, 제1 외부 스페이서(154a)를 에어 스페이서로 구성할 경우, 제2 블록킹층(162b)은 에어 스페이서를 통해 침투하는 식각 가스, 예컨대 Cl 가스가 하부의 절연 라이너(152)를 통해 활성 영역(116)에 미치는 영향을 억제할 수 있다. 이에 따라, 소자 특성, 예컨대 리프레쉬 특성을 향상시킬 수 있다.
절연 라이너들(152)과 도전 패턴(168a) 사이에는 복수의 스페이서들(163)중 최외각의 스페이서, 즉 제2 외부 스페이서(164)가 기판(110) 측의 수직 방향으로 연장되어 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 양측벽에 형성되는 제2 외부 스페이서(164)는 제1 블록킹층(162a) 및 제2 블록킹층(162b)과 동일 물질로 형성할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 요부 단면도이다.
구체적으로, 도 3의 반도체 소자(100b)는 도 1의 I-I'에 따른 일부 단면도일 수 있다. 반도체 소자(100b)는 도 2의 반도체 소자(100a)와 비교할 때 층간 절연층(130)의 하부에 내측으로 추가 리세스부(158c)가 형성되어 있고, 추가 리세스부(158c)에는 추가 블록킹층(162c)이 형성된 것을 제외하고는 동일할 수 있다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타내며, 편의상 동일한 설명은 생략하거나 간단히 설명한다.
반도체 소자(100b)는 기판(110) 상의 소자 분리 영역(114) 상에 층간 절연층(130)이 형성되어 있다. 층간 절연층(130)의 하부는 내측으로 추가 리세스부(158c)가 형성되어 있다. 즉, 제1 절연층(130a)의 폭은 제2 및 제3 절연층(130b, 130c)보다 작다. 추가 리세스부(158c)에는 추가 블록킹층(162c)이 형성되어 있다. 제2 블록킹층(162b) 및 추가 블록킹층(162c)은 스페이서들중(163)중 최외각의 외부 스페이서(163)와 동일 물질로 형성되어 있다.
반도체 소자(100b)는 추가 블록킹층(162c)을 더 구비하여 에어 스페이서를 통해 침투하는 식각 가스, 예컨대 Cl 가스가 하부의 절연 라이너(152)를 통해 활성 영역(116)에 미치는 영향을 더욱더 억제할 수 있다. 이에 따라, 소자 특성, 예컨대 리프레쉬 특성을 더욱 향상시킬 수 있다.
도 4 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 4a, 도 5 내지 도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 11 내지 도 14는 도 1의 I-I에 따른 요부 단면도들일 수 있고, 도 4b는 도 1의 II-II에 따른 요부 단면도일 수 있다. 도 4 내지 도 14에서, 도 2 및 도 3과 동일한 참조번호는 동일한 부재를 나타낼 수 있다.
도 4a 및 도 4b를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성한 후, 소자 분리용 트렌치(112) 내에 절연층을 매립하여 소자 분리 영역(114)을 형성한다. 소자 분리 영역(114)에 의해 기판(110) 내에 활성 영역(116)이 정의될 수 있다. 활성 영역(116)은 도 1에서 볼 수 있듯이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있고, 상부로 형성되는 워드 라인(124)에 대하여 90ㅀ미만의 각도를 갖도록 사선 형태로 배치될 수 있다.
기판(110)은 실리콘(Si), 예컨대 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일 실시예에서, 기판(110)은 저마늄(Ge), 또는 SiGe, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일 실시예에서, 기판(110)은 도전 영역, 예컨대 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리 영역(114)은 하나의 절연층으로 형성될 수도 있지만, 도 4b에서와 같이 외부 절연층(114A) 및 내부 절연층(114B)을 포함할 수도 있다. 외부 절연층(114A) 및 내부 절연층(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연층(114A)은 산화막으로 형성되고, 내부 절연층(114B)은 질화막으로 형성될 수 있다. 그러나, 소자 분리 영역(114)의 구성이 상기 내용에 한정되는 것은 아니다. 예컨대, 소자 분리 영역(114)은 적어도 3 종류의 절연막들의 조합으로 이루어진 다중막으로 구성될 수도 있다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다. 도 4b에 예시된 바와 같이, 저면에 단차가 형성된 워드 라인 트렌치(118)를 형성하기 위하여, 소자 분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여 소자 분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
워드 라인 트렌치(118)의 내부 각각에 게이트 유전층(122), 워드 라인(124), 및 매몰 절연층(126)을 차례로 형성한다. 일 실시예에서, 워드 라인(124)을 형성한 후, 워드 라인(124)을 마스크로 하여 워드 라인(124) 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다.
도 4a에 소스 영역(116S)이 표시되어 있다. 이러한 소스 영역(116s)으로 다이렉트 콘택(DC)이 연결될 수 있다. 일 실시예에서, 워드 라인(124)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수도 있다.
워드 라인(124)의 표면(124T)은 기판(110)의 표면(110T)보다 낮을 수 있다. 워드 라인(124)의 저면은 도 4b에서와 같이 요철 형상을 가지며, 활성 영역(116)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일 실시예에서, 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전층(122)은 약 10 내지 25의 유전 상수를 가질 수 있다.
일 실시예에서, 게이트 유전층(122)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 또한, 게이트 유전층(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2■로 형성될 수도 있다.
매몰 절연층(126)의 표면(126T)은 기판(110)의 표면(110T, 상면)과 대략 동일 레벨에 위치될 수 있다. 매몰 절연층(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
도 4a에 도시한 바와 같이 기판(110)상에 층간 절연층(130)을 형성한다. 층간 절연층(130)은 제1 절연층(130a), 제2 절연층(130b) 및 제3 절연층(130c)으로 구성될 수 있다. 층간 절연층(130)은 필요에 따라 단일의 절연층으로 형성할 수 있다. 층간 절연층(130)은 활성 영역(116) 중 소스 영역(116S)을 노출시키는 콘택홀(130H)을 포함할 수 있다.
층간 절연층(130), 콘택홀(130H) 및 매몰 절연층(126) 상에 비트 라인(BL, 140)을 형성한다. 비트 라인(BL, 140)은 제1 방향(도 1의 y 방향)으로 연장되어 설치될 수 있다. 비트 라인(BL, 140)은 불순물이 도핑된 폴리실리콘(142), 텅스텐 질화물(144) 및 텅스텐(146) 및 캡핑 절연층(148)이 순차적으로 적층된 적층 구조를 가질 수 있다. 비트 라인(BL, 140)중 콘택홀(130H) 내에 형성되는 불순물이 도핑된 폴리실리콘(142)는 소오스 영역(116S)과 전기적으로 연결되는 다이렉트 콘택(135)을 구성할 수 있다.
비트 라인(BL, 140)은 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)을 포함할 수 있다. 제1 도전 라인(CL1)은 기판(110)의 활성 영역(116)이나 매몰 절연층(126) 상에 형성될 수 있다. 제2 도전 라인(CL2)은 기판(110)에 형성된 소자 분리 영역(114) 상의 층간 절연층(130)이나 매몰 절연층(126) 상에 형성될 수 있다.
도 5를 참조하면, 비트 라인(BL, 140)의 측벽 및 표면에 제1 절연 라이너(152a)를 형성한다. 비트 라인(BL, 140)의 측벽 및 표면에 형성된 제1 절연 라이너(152a)는 후속의 공정을 통해 내부 스페이서가 될 수 있다. 아울러서, 활성 영역(116) 중 소스 영역(116S)을 노출시키는 콘택홀(130H) 내에 절연 라이너들(152)을 형성한다.
절연 라이너들(152)은 제1 도전 라인(CL1), 즉 다이렉트 콘택(135)의 일측벽으로부터 순차적으로 형성된 제1 절연 라이너(152a), 제2 절연 라이너(152b) 및 제3 절연 라이너(152c)를 포함할 수 있다. 비트 라인(BL, 140)의 측벽 및 표면에 형성된 제1 절연 라이너(152a)와 콘택홀(130H) 내에 형성된 제1 절연 라이너(152a)는 동일 공정으로 형성될 수 있다.
콘택홀(130H) 내에 형성된 절연 라이너들(152)은 제1 도전 라인(CL1)의 하부 부분을 보호하기 위하여 형성될 수 있다. 제1 절연 라이너(152a), 제2 절연 라이너(152b) 및 제3 절연 라이너(152c)는 각각 실리콘 질화층, 실리콘 산화층, 및 실리콘 질화층으로 형성할 수 있다.
콘택홀(130H) 내에 형성된 절연 라이너들(152)로 인해 제1 도전 라인(CL1), 즉 즉 다이렉트 콘택(135)은 기판(110)의 표면(110T)보다 돌출된 돌출 도전 라인(PCL) 및 기판(110)의 표면(110T)보다 아래에 위치하는 매립 도전 라인(BCL)으로 구분될 수 있다.
도 6 및 도 7을 참조하면, 도 6에 도시한 바와 같이 비트 라인(BL, 140)의 측벽 및 표면에 형성된 제1 절연 라이너(152a) 및 콘택홀(130H) 내에 형성된 절연 라이너들(152)이 형성된 기판(110)의 전면에 스페이서용 절연막(154)을 형성한다.
스페이서용 절연막(154)은 비트 라인(BL, 140)의 측벽 및 표면에 형성된 제1 절연 라이너(152a)나 콘택홀(130H) 내에 형성된 제1 절연 라이너(152a)에 대해 식각 선택비를 갖는 물질로 형성할 수 있다. 스페이서용 절연막(154)은 실리콘 산화막으로 형성할 수 있다. 스페이서용 절연막(154)은 후의 제조 공정을 통해 외부 스페이서나 에어 스페이서가 될 수 있다.
도 7에 도시한 바와 같이, 스페이서용 절연막(154)이 형성된 기판(110)의 전면에 마스크용 물질막(156)을 형성한다. 마스크용 물질막(156)은 비트 라인(BL, 140)의 측벽 및 표면 상의 스페이서용 절연막(154) 상에 형성될 수 있다. 마스크용 물질막(156)은 스페이서용 절연막(154) 및 제1 절연층(130a)에 대해 식각 선택비를 갖는 물질로 형성할 수 있다. 마스크용 물질막(156)은 티타늄 질화막(TiN)으로 형성할 수 있다.
도 8, 도 9a, 및 도 9b를 참조하면, 도 9a는 도 8의 마스크 스페이서(156a)를 제거한 상태를 도시한 것이다. 도 9b는 도 9a의 일부 확대도이다.
구체적으로, 비트 라인(140, BL)의 상부 및 층간 절연층(130)의 상부에 형성된 제1 절연 라이너(152a)를 식각 저지막으로 하여 마스크용 물질막(도 7의 156), 스페이서용 절연막(도 7의 154) 및 제3 절연 라이너(152c)를 에치백하여 제1 외부 스페이서(154a) 및 마스크 스페이서(156a)를 형성한다. 제1 외부 스페이서(154a)는 후술하는 바와 같이 에어 스페이서가 될 수 있다.
제1 외부 스페이서(154a) 및 마스크 스페이서(156a)를 형성할 때, 비트 라인(140, BL)의 표면 상의 제1 절연 라이너(152a) 상의 스페이서용 절연막(154) 및 마스크용 물질막(156)은 제거될 수 있다. 제1 외부 스페이서(154a) 및 마스크 스페이서(156a)를 형성할 때, 제1 내지 제3 도전 라인들(CL1-CL3) 사이의 층간 절연막(130) 상의 제1 절연 라이너(152a) 상의 마스크용 물질막(156) 및 스페이서용 절연막(154)은 제거될 수 있다.
또한, 제1 외부 스페이서(154a) 및 마스크 스페이서(156a)를 형성할 때, 절연 라이너들(152)중 기판 표면(110T) 상의 제3 절연 라이너(152c)도 식각될 수 있다. 이에 따라, 도 9b에 도시한 바와 같이 절연 라이너들(152)은 돌출 도전 라인(PCL)의 양측에 기판의 표면(110T) 보다 높게 위치하는 상부 절연 라이너(152U)와 매립 도전 라인(BCL)의 양측에는 기판(110)의 표면(110T)보다 낮게 위치하는 하부 절연 라이너(152L)로 구분될 수 있다.
제1 외부 스페이서(154a) 및 마스크 스페이서(156a)를 형성할 때, 상부 절연 라이너(152U)의 측벽(SL1)은 기판(110)의 표면(110T)에 대해 수직한 형태로 형성할 수 있다. 필요에 따라서, 마스크 스페이서(156a)를 식각 마스크로 제3 절연 라이너(152c)를 추가 식각하거나 마스크 스페이서(156a)를 제거할 때, 상부 절연 라이너들(152U)의 측벽(SL1)을 기판(110)의 표면(110T)에 대해 수직한 형태로 형성할 수 있다. 제3 절연 라이너(152c)를 추가 식각하거나 마스크 스페이서(156a)를 제거할 때, 상부 절연 라이너(152U)의 폭은 줄어들 수 있다.
이렇게 상부 절연 라이너들(152U)의 측벽(SL1)이 수직한 측벽을 가질 경우, 후속의 스페이서용 절연막(도 10a 및 도 10b의 162)의 식각을 용이하게 할 수 있고, 앞서 설명한 바와 같이 매몰 콘택(BC)의 하부 오픈 길이(CR1)를 크게 가져갈 수 있어 소자 특성, 예컨대 콘택 저항을 낮게 가져갈 수 있다. 아울러서, 앞서 제조 공정을 통해 제1 외부 스페이서(154a) 및 마스크 스페이서(156a)는 비트 라인(140, BL)의 측벽 상의 제1 절연 라이너(152a) 상에 형성될 수 있다.
계속하여, 마스크 스페이서(156a)를 식각 마스크로 제1 외부 스페이서(154a)의 하부 부분 및 제1 절연층(130a)을 식각하여 제1 리세스부(158a), 제2 리세스부(158b) 및 추가 리세스부(158c)를 형성한다. 제1 리세스부(158a)는 상부 절연 라이너(152u)의 상부의 제1 외부 스페이서(154a)의 하부 부분이 제1 도전 라인(CL1) 측으로 리세스된 부분일 수 있다. 제2 리세스부(158b)는 층간 절연층(130) 상의 제1 절연 라이너(152a) 상의 제1 외부 스페이서(154a)의 하부 부분이 제2 도전 라인(CL2) 측으로 리세스된 부분일 수 있다. 추가 리세스부(158c)는 층간 절연층(130)중 제1 절연층(130a)의 일측벽이 제2 도전 라인(CL2) 측으로 리세스된 부분일 수 있다.
일 실시예에서, 제1 절연 라이너(152a)에 인접한 제1 리세스부(158a) 및 제2 리세스부(158b)의 일단면은 제1 외부 스페이서(154a)를 습식 식각할 경우 라운드 모양일 수 있다. 소자 분리 영역(114)에 인접하여 제1 절연층(130a)에 형성된 추가 리세스부(158c)의 일단면은 라운드(둥근) 모양일 수 있다. 추가 리세스부(158c)는 필요에 따라 형성하지 않을 수 있다.
도 10a 및 도 10b를 참조하면, 제1 리세스부(158a), 제2 리세스부(158b) 및 추가 리세스부(158c)를 매립하면서 비트 라인(BL, 140)의 측벽 및 표면 상의 제1 외부 스페이서(154a), 절연 라이너(152) 및 층간 절연층(130)이 형성된 기판(110)의 전면에 스페이서용 절연막(162)을 형성한다. 스페이서용 절연막(162)은 실리콘 질화막으로 형성할 수 있다. 스페이서용 절연막(154)은 후의 제조 공정을 통해 외부 스페이서가 될 수 있다.
이에 따라서, 제1 리세스부(158a) 및 제2 리세스부(158b)에는 각각 제1 블록킹층(162a) 및 제2 블록킹층(162b)이 형성될 수 있다. 제1 블록킹층(162a) 및 제2 블록킹층(162b)은 각각 제1 도전 라인(CL1)측 및 제2 도전 라인측(CL2)으로 돌출되며, 스페이서 절연막(162)으로부터 연장되어 형성될 수 있다. 제3 블록킹층(162c)은 제1 절연층(130a)측으로 돌출되며, 스페이서 절연막(162)으로부터 연장되어 형성될 수 있다.
도 11 및 도 12를 참조하면, 도 11에 도시한 바와 같이 비트 라인(140, BL)의 상부 및 층간 절연층(130)의 상부에 형성된 제1 절연 라이너(152a)를 식각 저지막으로 하여 스페이서용 절연막(도 10A의 162) 및 기판(110)의 상부 일부 부분을 에치백하여 제2 외부 스페이서(164) 및 콘택홀(166)을 형성한다. 콘택홀(166) 부분은 후의 제조 공정을 통하여 매몰 콘택이 형성될 수 있다.
계속하여, 도 12에 도시한 바와 같이 콘택홀(166)을 매립하면서 비트 라인(140, BL) 및 제2 외부 스페이서(164)가 형성된 결과물 전면에 도전층(168)을 형성한다. 즉, 제1 내지 제3 도전 라인(CL1~CL3) 사이에 콘택홀(166)을 매립하도록 도전층(168)을 형성한다.
도 13 및 도 14를 참조하면, 도 13에 도시한 바와 같이 도전층(168) 및 비트 라인(140, BL) 상의 제1 절연 라이너(152a)를 에치백한다. 이에 따라, 비트 라인(140, BL)의 측벽, 즉, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 일측벽에 스페이서(163)를 형성한다. 스페이서(163)는 비트 라인(140, BL)의 일측벽에 형성된 내부 스페이서(152d)와, 내부 스페이서(152d)의 일측벽에 순차적으로 형성된 제1 외부 스페이서(154a) 및 제2 외부 스페이서들(164)을 포함한다.
도 14에 도시한 바와 같이, 제1 외부 스페이서(154a)를 식각하여 에어 스페이서(170)를 형성한다. 이렇게 되면, 스페이서(163a)는 비트 라인(140, BL)의 일측벽에 형성된 내부 스페이서(152d)와, 내부 스페이서(152d)의 일측벽에 순차적으로 형성된 제1 에어 스페이서(170) 및 제2 외부 스페이서들(164)을 포함한다. 이와 같은 제조 공정을 통하여 반도체 소자가 제조될 수 있다.
도 15 내지 도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 15 내지 도 22는 도 1의 I-I에 따른 요부 단면도들일수 있다. 도 5 내지 도 22에서, 도 2 및 도 3과 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 도 15 내지 도 22는 도 4 내지 도 14와 비교할 때 제1 외부 스페이서(154a)의 일측벽에 추가적으로 추가 외부 스페이서(204)가 더 형성된 것을 제외하고는 동일할 수 있다. 도 15 내지 도 22에서, 도 4 내지 도 14와 동일한 내용은 간단히 설명하거나 생략한다.
도 15를 참조하면, 앞서 설명한 바와 같이 도 4 내지 도 6의 제조 공정을 수행한다. 이어서, 도 15에 도시한 바와 같이 스페이서용 절연막(154)이 형성된 기판(110)의 전면에 산화용 물질막(202)을 형성한다. 산화용 물질막(202)은 비트 라인(BL, 140)의 측벽 및 표면 상의 스페이서용 절연막(154) 상에 형성될 수 있다. 산화용 물질막(202)은 열처리에 의해 실리콘 산화막으로 변경될 수 있는 물질로 형성할 수 있다. 산화용 물질막(202)은 폴리실리콘막으로 형성할 수 있다.
도 16, 도 17a, 및 도 17b를 참조하면, 도 17a는 도 16의 산화용 물질 스페이서(202a)를 형성한 상태를 도시한 것이다. 도 17b는 도 17a의 일부 확대도이다.
도 16을 참조하면, 비트 라인(140, BL)의 상부 및 층간 절연층(130)의 상부에 형성된 제1 절연 라이너(152a)를 식각 저지막으로 하여 산화용 물질막(도 15의 202), 스페이서용 절연막(도 15의 154) 및 제3 절연 라이너(152c)를 에치백하여 제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)를 형성한다. 제1 외부 스페이서(154a)는 후술하는 바와 같이 에어 스페이서가 될 수 있다.
제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)를 형성할 때, 비트 라인(140, BL)의 표면 상의 제1 절연 라이너(152a) 상의 스페이서용 절연막(154) 및 산화용 물질막(202)은 제거될 수 있다. 제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)를 형성할 때, 제1 내지 제3 도전 라인들(CL1-CL3) 사이의 층간 절연막(130) 상의 제1 절연 라이너(152a) 상의 산화용 물질막(202) 및 스페이서용 절연막(154)은 제거될 수 있다.
또한, 제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)를 형성할 때, 절연 라이너들(152)중 기판 표면(110T) 상의 제3 절연 라이너(152c)도 식각될 수 있다. 이에 따라, 17b에 도시한 바와 같이 절연 라이너들(152)은 돌출 도전 라인(PCL)의 양측에 기판의 표면(110T) 보다 높게 위치하는 상부 절연 라이너(152U)와 매립 도전 라인(BCL)의 양측에는 기판(110)의 표면(110T)보다 낮게 위치하는 하부 절연 라이너(152L)로 구분될 수 있다.
제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)를 형성할 때, 상부 절연 라이너(152U)의 측벽(SL1)은 기판(110)의 표면(110T)에 대해 수직한 형태로 형성할 수 있다. 이렇게 상부 절연 라이너들(152U)의 측벽(SL1)이 수직한 측벽을 가질 경우, 앞서 설명한 바와 같이 매몰 콘택(BC)의 하부 오픈 길이(CR1)를 크게 가져갈 수 있어 소자 특성, 예컨대 콘택 저항을 낮게 가져갈 수 있다. 아울러서, 앞서 제조 공정을 통해 제1 외부 스페이서(154a) 및 산화용 물질 스페이서(202a)는 비트 라인(140, BL)의 측벽 상의 제1 절연 라이너(152a) 상에 형성될 수 있다.
다음에, 산화용 물질 스페이서(202a)를 식각 마스크로 제1 외부 스페이서(154a)의 하부 부분 및 제1 절연층(130a)을 식각하여 제1 리세스부(158a), 제2 리세스부(158b) 및 추가 리세스부(158c)를 형성한다. 제1 리세스부(158a), 제2 리세스부(158b) 및 추가 리세스부(158c)에 대해서는 앞서 설명하였으므로 생략한다.
계속하여, 산화용 물질 스페이서(202)를 산화시켜 제1 외부 스페이서(154a)의 외측에 추가 외부 스페이서(204)를 형성한다. 산화용 물질 스페이서(202)의 산화는 습식 어닐 공정을 이용하여 수행할 수 있다.
도 18a 및 도 18b를 참조하면, 제1 리세스부(158a), 제2 리세스부(158b) 및 추가 리세스부(158c)를 매립하면서 비트 라인(BL, 140)의 측벽 및 표면 상의 제1 외부 스페이서(154a), 절연 라이너(152) 및 층간 절연층(130)이 형성된 기판(110)의 전면에 스페이서용 절연막(162)을 형성한다. 스페이서용 절연막(162)은 실리콘 질화막으로 형성할 수 있다. 스페이서용 절연막(154)은 후의 제조 공정을 통해 외부 스페이서가 될 수 있다.
이에 따라서, 제1 리세스부(158a) 및 제2 리세스부(158b)에는 각각 제1 블록킹층(162a) 및 제2 블록킹층(162b)이 형성될 수 있다. 제1 블록킹층(162a) 및 제2 블록킹층(162b)은 각각 제1 도전 라인(CL1)측 및 제2 도전 라인측(CL2)으로 돌출되며, 스페이서 절연막(162)으로부터 연장되어 형성될 수 있다. 제3 블록킹층(162c)은 제1 절연층(130a)측으로 돌출되며, 스페이서 절연막(162)으로부터 연장되어 형성될 수 있다.
도 19 및 도 20을 참조하면, 도 19에 도시한 바와 같이 비트 라인(140, BL)의 상부 및 층간 절연층(130)의 상부에 형성된 제1 절연 라이너(152a)를 식각 저지막으로 하여 스페이서용 절연막(도 18A의 162) 및 기판(110)의 상부 일부 부분을 에치백하여 제2 외부 스페이서(164) 및 콘택홀(166)을 형성한다. 콘택홀(166) 부분은 후의 제조 공정을 통하여 매몰 콘택이 형성될 수 있다.
계속하여, 도 20에 도시한 바와 같이 콘택홀(166)을 매립하면서 비트 라인(140, BL) 및 제2 외부 스페이서(164)가 형성된 결과물 전면에 도전층(168)을 형성한다. 즉, 제1 내지 제3 도전 라인(CL1~CL3) 사이에 콘택홀(166)을 매립하도록 도전층(168)을 형성한다.
도 21 및 도 22를 참조하면, 도 21에 도시한 바와 같이 도전층(168) 및 비트 라인(140, BL) 상의 제1 절연 라이너(152a)를 에치백한다. 이에 따라, 비트 라인(140, BL)의 측벽, 즉, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 일측벽에 스페이서(163b)를 형성한다. 스페이서(163)는 비트 라인(140, BL)의 일측벽에 형성된 내부 스페이서(152d)와, 내부 스페이서(152d)의 일측벽에 순차적으로 형성된 제1 외부 스페이서(154a) 추가 외부 스페이서(204) 및 제2 외부 스페이서들(164)을 포함한다.
도 22에 도시한 바와 같이, 제1 외부 스페이서(154a)를 식각하여 에어 스페이서(170)를 형성한다. 이렇게 되면, 스페이서(163c)는 비트 라인(140, BL)의 일측벽에 형성된 내부 스페이서(152d)와, 내부 스페이서(152d)의 일측벽에 순차적으로 형성된 제1 에어 스페이서(170), 추가 외부 스페이서(204) 및 제2 외부 스페이서들(164)을 포함한다. 이와 같은 제조 공정을 통하여 반도체 소자가 제조될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
구체적으로, 본 실시예에 따른 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함할 수 있다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 기억 장치(1030)는 앞서 예시한 방법으로 제조된 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 시스템(1000)은 예컨대, 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 기판, 112: 소자 분리용 트렌치, 114: 소자 분리 영역, 116: 활성 영역, 140, BL: 비트 라인, CL1, CL2: 도전 라인, 130: 층간 절연층, 135: 다이렉트 콘택, 168a, BC: 매몰 콘택, 152: 절연 라이너, 152d: 내부 스페이서, 162: 블록킹층, 163: 스페이서,

Claims (10)

  1. 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판;
    상기 기판의 상기 활성 영역 상에 일 방향으로 연장되어 형성된 도전 라인;
    상기 활성 영역과 콘택되는 상기 도전 라인의 하부 부분의 양측벽에 형성된 복수의 절연 라이너들;
    상기 기판의 표면과 수직한 방향으로 상기 절연 라이너들과 이격되고, 상기 도전 라인의 상부 부분의 양측벽에 순차적으로 형성된 복수의 스페이서들;
    상기 스페이서들중 중간 부분에 위치하는 스페이서와 상기 절연 라이너들 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및
    상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴들을 포함하되,
    상기 블록킹층은 소자 제조 공정시 상기 활성 영역들 및 상기 절연 라이너들을 보호하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 절연 라이너들과 상기 도전 패턴 사이에는 상기 복수의 스페이서들중 최외각의 스페이서가 상기 기판 측의 수직 방향으로 연장되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 도전 라인은 상기 기판의 표면보다 돌출된 돌출 도전 라인 및 상기 기판의 표면보다 아래에 위치하는 매립 도전 라인을 포함하고, 상기 돌출 도전 라인의 양측에는 상기 기판의 표면 보다 높게 위치하는 상부 절연 라이너들이 형성되어 있고, 상기 도전 패턴들 측의 상기 상부 절연 라이너들의 측벽은 상기 기판의 표면에 대해 수직한 단면을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 리세스부에 매몰된 블록킹층은 상기 도전 라인을 향하여 단면 모양이 사각형 형태 또는 둥근 형태인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 스페이서들은 상기 도전 라인의 일측벽에 형성된 내부 스페이서와, 상기 내부 스페이서의 일측벽에 순차적으로 형성된 복수개의 외부 스페이서들을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 스페이서들은 상기 도전 라인의 일측벽에 형성된 내부 스페이서와, 상기 내부 스페이서의 일측벽에 순차적으로 형성된 에어 스페이서 및 외부 스페이서를 포함하고, 상기 블록킹층은 상기 에어 스페이서의 하부의 상기 리세스부에 매몰되어 있는 것을 특징으로 하는 반도체 소자.
  7. 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판;
    상기 소자 분리 영역 상에 형성된 층간 절연층;
    상기 기판의 상기 층간 절연층 상에 일 방향으로 연장되어 형성된 도전 라인;
    상기 기판의 표면과 수직한 방향으로 상기 층간 절연층과 이격되고, 상기 도전 라인의 양측벽에 형성된 복수의 스페이서들;
    상기 스페이서들중 중간 부분에 위치하는 스페이서와 상기 층간 절연층 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및
    상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴을 포함하되,
    상기 블록킹층은 소자 제조 공정시 상기 활성 영역들 및 상기 층간 절연층을 보호하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 층간 절연층은 하부 부분에 외측 일단부로부터 상기 소자 분리 영역 방향으로 리세스된 추가 리세스부를 더 포함하고, 상기 추가 리세스부에는 상기 추가 블록킹층이 매몰되어 있고, 상기 블록킹층 및 추가 블록킹층은 상기 스페이서들중 최외각의 외부 스페이서와 동일 물질로 구성되는 것을 특징으로 하는 반도체 소자.
  9. 소자 분리 영역에 의해 정의되는 복수의 활성 영역들을 가지는 기판;
    상기 소자 분리 영역 상에 형성된 층간 절연층;
    상기 기판의 상기 활성 영역 및 층간 절연층 상에 일 방향으로 연장된 도전 라인;
    상기 활성 영역과 콘택되는 상기 도전 라인의 하부 부분의 양측벽에 형성된 복수의 절연 라이너들;
    상기 기판의 표면과 수직한 방향으로 상기 절연 라이너들 및 층간 절연층과 이격되고, 상기 도전 라인들의 상부 부분의 양측벽에 순차적으로 형성된 복수의 스페이서들;
    상기 스페이서들중 중간 부분에 위치하는 스페이서와, 상기 절연 라이너들 및 층간 절연층 사이의 이격 부분에 배치되고, 상기 스페이서들중 중간 부분에 위치하는 스페이서의 일단부로부터 상기 도전 라인을 향하여 리세스된 리세스부에 매몰된 블록킹층; 및
    상기 스페이서들의 양측의 상기 활성 영역들 상에 배치된 도전 패턴을 포함하되,
    상기 블록킹층은 소자 제조 공정시 상기 활성 영역들, 상기 층간 절연층, 및 상기 절연 라이너들을 보호하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 스페이서들은 상기 도전 라인의 일측벽에 형성된 내부 스페이서와, 상기 내부 스페이서의 일측벽에 순차적으로 형성된 복수개의 외부 스페이서들을 포함하고, 상기 블록킹층은 상기 외부 스페이서들중 어느 하나의 하부에 상기 도전 라인을 향하여 마련된 상기 리세스부에 매몰되어 있고, 상기 블록킹층과 상기 스페이서들중 최외각의 스페이서는 동일 물질로 구성되는 것을 특징으로 하는 반도체 소자.
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