KR20180071463A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 활성 영역을 포함하는 기판, 상기 활성 영역을 일 방향으로 가로지르는 비트라인 구조체, 상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드, 상기 비트라인 구조체와 상기 랜딩 패드 사이에 배치된 제 1 스페이서, 상기 제 1 스페이서와 상기 랜딩 패드 사이의 제 2 스페이서, 상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 스페이서 및 상기 랜딩 패드의 측벽과 상기 비트라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되, 상기 캐핑 패턴은 상기 에어 스페이서의 상면을 정의하고, 상기 캐핑 패턴은 금속 물질을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 개선된 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 개선된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 활성 영역을 포함하는 기판, 상기 활성 영역을 일 방향으로 가로지르는 비트라인 구조체, 상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드, 상기 비트라인 구조체와 상기 랜딩 패드 사이에 배치된 제 1 스페이서, 상기 제 1 스페이서와 상기 랜딩 패드 사이의 제 2 스페이서, 상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 스페이서 및 상기 랜딩 패드의 측벽과 상기 비트라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되, 상기 캐핑 패턴은 상기 에어 스페이서의 상면을 정의하고, 상기 캐핑 패턴은 금속 물질을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 활성 영역을 포함하는 기판, 상기 활성 영역을 일 방향으로 가로지르는 비트라인 구조체, 상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드, 상기 비트라인 구조체와 상기 랜딩 패드 사이에 배치된 제 1 스페이서, 상기 제 1 스페이서와 상기 랜딩 패드 사이의 제 2 스페이서, 상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 스페이서 및 상기 랜딩 패드의 측벽과 상기 비트라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되, 상기 캐핑 패턴은 상기 에어 스페이서의 상면을 정의하고, 상기 캐핑 패턴은 상기 랜딩 패드와 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 랜딩 패드들 사이의 내부 공간 내에서, 제 2 스페이서에 의해 노출된 랜딩 패드들 각각의 일부 측벽 상에서 선택적으로 성장되어 형성된 캐핑 패턴이, 비트 라인과 랜딩 패드 사이의 제 1 스페이서와, 제 1 스페이서와 랜딩 패드 사이의 제 2 스페이서 사이의 공간의 상부를 일부 또는 전부를 덮어, 제 1 스페이서와 제 2 스페이서 사이에 에어 스페이서를 정의할 수 있다. 캐핑 패턴은 내부 공간 내에 절연물질을 채우는 공정에서, 제 1 스페이서와 제 2 스페이서 사이의 공간 내로 절연 물질이 흐르는 것을 막을 수 있다. 이에 따라, 에어 스페이서의 면적이 감소되는 것을 방지하여, 비트 라인과 랜딩 패드 아래에 배치되는 스토리지 노드 콘택 사이에 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 평면도들이다.
도 4b 내지 도 11b, 및 도 11c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 것으로, 도 4a 내지 도 11a Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 소자 분리막(102)이 기판(100) 내에 배치될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
소자 분리막(102)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다. 소자 분리막(102)은 기판(100)의 활성 영역들(AR)을 정의할 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가질 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 서로 평행할 수 있다.
소오스/드레인 영역들(50)이 활성 영역들(AR) 각각 내에 배치될 수 있다. 소오스/드레인 영역들(50)은 기판(100)과 다른 도전형을 가질 수 있다. 예를 들어, 소오스/드레인 영역들(50)은 N형의 도전형을 가질 수 있다.
워드 라인들(WL)이 기판(100) 내에 배치될 수 있다. 두 개의 워드 라인들(WL)은 하나의 활성 영역(AR)을 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 가로지를 수 있다. 워드 라인들(WL)의 상면들은 기판(100)의 상면 보다 낮은 레벨에 위치할 수 있다. 워드 라인들(WL)은 도전물질로 이루어져 있으며, 예를 들어, 불순물이 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 절연막(108)이 워드 라인들(WL) 각각의 측벽들과 기판(100) 사이 및 워드 라인(WL)의 하면과 기판(100) 사이에 배치될 수 있다. 게이트 절연막(108)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다. 게이트 보호 패턴(110)이 워드 라인들(WL) 각각의 상면 및 게이트 절연막(108)의 상면 상에 배치될 수 있다. 게이트 보호 패턴(110)의 상면은 기판(100)과 상면과 동일한 레벨에 위치할 수 있다. 게이트 보호 패턴(110)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
버퍼막(112)이 기판(100)의 상면 상에 배치될 수 있다. 버퍼막(112)은 게이트 보호 패턴(110)의 상면을 덮을 수 있다. 버퍼막(112)은 하나 이상의 절연막들을 포함할 수 있다. 예를 들어, 버퍼막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들 중 적어도 둘 이상을 포함하는 복수 개의 절연막들을 포함할 수 있다.
비트라인 노드 콘택(DCC)이 두 개의 워드 라인들(WL) 사이에 배치된 각 활성 영역들(AR)의 중심부 내에 배치될 수 있다. 비트라인 노드 콘택(DCC)은 버퍼막(112)을 관통하여 두 개의 워드 라인들(WL) 사이의 각 활성 영역들(AR) 내에 배치된 하나의 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 비트라인 노드 콘택(DCC)의 하면은 워드 라인들(WL)의 상면들과 기판(100)의 상면 사이의 레벨에 위치할 수 있다. 비트라인 노드 콘택(DCC)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
매립 패턴(125)이 비트라인 노드 콘택(DCC)의 측벽을 감싸며 각 활성 영역들(AR)의 중심부 내에 매립될 수 있다. 매립 패턴(125)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
비트라인 구조체들(BLS)이 제 1 방향(X) 및 제 3 방향(Z)에 교차하는 제 2 방향(Y)으로 연장하며 배치될 수 있다. 비트라인 구조체들(BLS) 각각은 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC) 상을 지날 수 있다. 하나의 비트라인 구조체(BLS)는 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC)과 전기적으로 연결될 수 있다.
비트라인 구조체들(BLS) 각각은 비트라인 노드 콘택(DCC) 상에 차례로 적층된 비트 라인(BL) 및 절연 패턴(120)을 포함할 수 있다. 비트 라인(BL)은 제 1 도전 패턴(116) 및 제 2 도전 패턴(118)을 포함할 수 있다. 제 1 도전 패턴(116)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 도전패턴(118)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 및 코발트(Co) 중 어느 하나를 포함할 수 있다. 절연 패턴(120)은 제 2 도전 패턴(118) 상에 배치될 수 있다. 절연 패턴(120)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 도면에 도시하지 않았지만, 확산 방지막(미도시)이 제 1 도전패턴(116)과 제 2 도전패턴(118) 사이에 배치될 수 있다.
스토리지 노드 콘택(BC)이 활성 영역들(AR)의 각 단부들 내에 배치될 수 있다. 스토리지 노드 콘택(BC)은 활성 영역들(AR)의 각 단부들 내에 배치된 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 스토리지 노드 콘택(BC)의 하부는 버퍼막(112)을 관통하여 각 활성 영역들(AR) 내에 배치될 수 있다. 스토리지 노드 콘택(BC)의 상면은 버퍼막(112)의 상면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
분리 패턴(130)이 비트라인 구조체들(BLS) 사이의 영역과 각 워드 라인들(WL)이 교차하는 부분에 배치될 수 있다. 예를 들어, 분리 패턴(130)은 버퍼막(112) 상에서, 제 2 방향(Y)으로 인접하는 스토리지 노드 콘택들(BC) 사이에 배치될 수 있다. 분리 패턴(130)은 예를 들어, SiBCN, SiCN, SiOCN, 및 SiN 중 어느 하나를 포함할 수 있다.
랜딩 패드(LP)가 스토리지 노드 콘택(BC) 상에 배치될 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC)과 전기적으로 연결될 수 있다. 복수 개의 랜딩 패드들(LP)은 서로 물리적 및 전기적으로 이격될 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC)의 중심에 대해 제 1 방향(X)으로 시프트될 수 있다. 이에 따라, 랜딩 패드(LP)의 일부는 인접하는 하나의 비트 라인 구조체(BLS)와 중첩할 수 있고, 랜딩 패드(LP)의 다른 일부는 스토리지 노드 콘택(BC)와 중첩할 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC) 상에 차례로 적층된 베리어 패턴(134) 및 금속 패턴(136)을 포함할 수 있다. 베리어 패턴(134)은 예를 들어, TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 금속 패턴(136)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
잔여 패턴(137)이 랜딩 패드(LP)의 측벽을 감쌀 수 있다. 일 예로, 잔여 패턴(137)은 스토리지 노드 콘택(BC)과 인접하는 랜딩 패드(LP)의 일 측벽의 하부를 노출시킬 수 있다. 예를 들어, 잔여 패턴(137)은 베리어 패턴(134)의 일부와 금속 패턴(136)의 일부를 노출시킬 수 있다. 잔여 패턴(137)은 절연물질(예를 들어, 실리콘 질화물)을 포함할 수 있다.
제 1 스페이서(SP1) 및 제 2 스페이서(SP2)가 비트라인 구조체들(BLS) 각각의 측벽들 상에 차례로 배치될 수 있다. 제 1 및 제 2 스페이서들(SP1, SP2)은 비트라인 구조체들(BLS)의 측벽들을 따라 제 2 방향(Y)으로 연장할 수 있다. 제 1 스페이서(SP1)는 제 1 방향(X)으로 인접하는 스토리지 노드 콘택(BC)과 비트 라인(BL) 사이에서, 랜딩 패드(LP)와 비트 라인(BL) 사이로 연장할 수 있다. 제 2 스페이서(SP2)는 제 1 스페이서(SP1)와 스토리지 노드 콘택(BC) 사이에서, 랜딩 패드(LP)와 제 1 스페이서(SP1) 사이로 연장할 수 있다. 제 1 스페이서(SP1)의 일부분 및 제 2 스페이서(SP2)의 일부분은 제 2 방향(Y)으로 인접하는 랜딩 패드들(LP) 사이의 공간에서 노출될 수 있다. 랜딩 패드(LP)의 일 측벽의 하부를 구성하는 베리어 패턴(134)의 일부와 금속 패턴(136)의 일부는 제 2 방향(Y)으로 인접하는 랜딩 패드들(LP) 사이의 공간에서, 잔여 패턴(137)과 제 2 스페이서(SP2)에 의해 노출될 수 있다. 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
캐핑 패턴(CP)이 랜딩 패드(LP)의 일 측벽의 하부와 절연 패턴(120)의 측벽 사이에 배치될 수 있다. 일 실시예에 있어서, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부 및 절연 패턴(120)의 측벽과 접촉할 수 있다. 또한, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부, 제 1 스페이서(SP1)의 상면, 제 2 스페이서(SP2)의 상면, 및 절연 패턴(120)의 측벽과 접촉할 수 있다. 이때, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부로 구성하는 베리어 패턴(134)의 일부 및 금속 패턴(136)의 일부 중 적어도 하나와 접촉할 수 있다.
다른 실시예에 있어서, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부와 접촉할 수 있고, 절연 패턴(120)의 측벽과 이격될 수 있다. 또한, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부, 및 제 2 스페이서(SP2)의 상부와 접촉할 수 있고, 제 1 스페이서(SP1)의 상면 및, 절연 패턴(120)의 측벽과 이격될 수 있다. 또한, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부와 접촉할 수 있고, 제 1 스페이서(SP1)의 상면, 제 2 스페이서(SP2)의 상면, 및 절연 패턴(120)의 측벽과 이격될 수 있다. 이때, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부로 구성하는 베리어 패턴(134)의 일부 및 금속 패턴(136)의 일부 중 적어도 하나와 접촉할 수 있다.
일 예로, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부 상에서 선택적으로 성장된 금속 질화물을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 잔여 패턴(137)과 제 2 스페이서(SP2)에 의해 노출된 베리어 패턴(134)의 일부 상에서 선택적으로 성장된 것으로써, 베리어 패턴(134)과 동일한 물질을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 TiN을 포함할 수 있다.
캐핑 패턴(CP)은 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이에 형성된 공간의 상부의 일부 또는 전부를 덮을 수 있다. 이에 따라, 캐핑 패턴(CP)은 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이의 에어 스페이서(ASP)를 정의할 수 있다. 구체적으로, 캐핑 패턴(CP)은 에어 스페이서(ASP)의 상면을 정의할 수 있고, 제 1 및 제 2 스페이서들(SP1, SP2)은 에어 스페이서(ASP)의 측벽들을 정의할 수 있다. 에어 스페이서(ASP)는 공기로 채워질 수 있다. 에어 스페이서(ASP)는 제 1 스페이서(SP1) 및 제 2 스페이서(SP2) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 일 예로, 에어 스페이서(ASP)의 상면은 스토리지 노드 콘택(BC)의 상면보다 높은 레벨에 위치할 수 있다.
제 1 갭필막(138a) 및 제 2 갭필막(138b)이 복수 개의 랜딩 패드들(LP) 사이의 공간을 차례로 채울 수 있다. 제 1 갭필막(138a)은 복수 개의 랜딩 패드들(LP)의 외벽들을 감쌀 수 있다. 제 2 캡필막(138b)은 제 1 갭필막(138a) 상에 배치되어, 공간을 완전히 채울 수 있다. 예를 들어, 제 1 및 제 2 갭필막들(138a, 138b)은 TEOS(tetraethly orthosilicate), 고밀도플라즈마(HDP) 산화물, 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다.
정보 저장 요소가 랜딩 패드(LP) 상에 배치될 수 있다. 정보저장 요소는 예를 들어, 캐패시터일 수 있다. 캐패시터는 하부전극(BE), 유전막(미도시) 및 상부전극(미도시)을 포함할 수 있다. 일 예로, 복수 개의 하부 전극들(BE)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 가변 저항 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 캐핑 패턴(CP)은 랜딩 패드(LP)의 일 측벽의 하부 상에서 선택적으로 성장된 금속 물질을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 잔여 패턴(137)과 제 2 스페이서(SP2)에 의해 노출된 금속 패턴(136)의 일부 상에서 선택적으로 성장된 것으로써, 금속 패턴(136)과 동일한 물질을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 텅스텐(W)을 포함할 수 있다.
하부 전극(BE)과 랜딩 패드(LP) 사이에 상부 금속 패턴(MP)이 배치될 수 있다. 상부 금속 패턴(MP)은 랜딩 패드(LP) 및 캐핑 패턴(CP)과 동일한 물질을 포함할 수 있다. 상부 금속 패턴(MP)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 평면도들이다. 도 4b 내지 도 11b, 및 도 11c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 것으로, 도 4a 내지 도 11a Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4a 및 도 4b를 참조하면, 기판(100) 내에 소자 분리막(102)을 형성하여 활성 영역들(AR)을 정의할 수 있다. 소자 분리막(102)은 기판(100)에 트렌치들을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가지며, 서로가 평행하게 배치될 수 있다. 기판(100)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 소자 분리막(102)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
활성 영역들(AR) 내에 소오스/드레인 영역들(50)이 형성될 수 있다. 소오스/드레인 영역들(50)은 기판(100) 상에 이온 주입 마스크(미도시)를 형성하고, 이온주입 마스크에 노출된 기판(100) 내에 이온 주입 공정을 진행하여 형성될 수 있다. 이와 달리, 이온 주입 공정은 이온 주입 마스크 없이 수행될 수 있다. 소오스/드레인 영역들(50)은 기판(100)과 다른 도전형(예를 들어, N형)을 가질 수 있다.
트렌치들(131)이 기판(100) 내에 형성될 수 있다. 한 쌍의 트렌치들(131)은 활성 영역들(AR) 각각을 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 가로지르며 형성될 수 있다. 트렌치들(131)은 서로 평행할 수 있다. 게이트 절연막(108)이 트렌치들(131) 각각의 표면을 컨포말하게 덮을 수 있다. 게이트 절연막(108)은 절연물질로 이루어져 있으며, 예를 들어, 실리콘 산화막, 열 산화막 또는 고 유전막을 포함할 수 있다.
워드 라인(WL)이 게이트 절연막(108)으로 둘러싸인 트렌치(131) 내에 형성될 수 있다. 워드 라인(WL)은 게이트 절연막(108) 상에 트렌치(131)를 채우는 금속막(미도시)을 형성하고, 트렌치(131)의 하부에 금속막의 일부가 남도록 금속막에 식각 공정을 수행하여 형성될 수 있다. 워드 라인(WL)은 도전물질을 포함할 수 있으며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 보호 패턴(110)이 트렌치(131)의 나머지 공간 내에 형성될 수 있다. 게이트 보호 패턴(110)은 워드 라인(WL) 상에 형성되며, 트렌치(131)를 완전히 채울 수 있다. 게이트 보호 패턴(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 버퍼막(112)이 기판(100) 상에 형성될 수 있다. 버퍼막(112)은 하나 이상의 절연막들을 포함할 수 있다. 버퍼막(112)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다. 도면에 도시하지 않았지만, 오프닝들(미도시)을 갖는 마스크 패턴(미도시)이 버퍼막(112) 상에 형성될 수 있다.
마스크 패턴에 노출된 버퍼막(112) 및 기판(100)을 패터닝하기 위한 식각 공정이 수행될 수 있다. 식각 공정으로 버퍼막(112)의 일부분 및 기판(100)의 상부 일부분이 식각되어, 활성 영역(AR) 내에 제 1 콘택홀(CH1)이 형성될 수 있다. 예를 들어, 제 1 콘택홀(CH1)은 하나의 활성 영역(AR)을 가로지르는 한 쌍의 워드 라인들(WL) 사이에 노출된 활성 영역(AR)의 중심부를 식각하여 형성될 수 있다. 이에 따라, 활성 영역(AR)의 중심부 내에 형성된 소오스/드레인 영역(50)이 노출될 수 있다. 제 1 콘택홀(CH1)을 형성하면서, 소오스/드레인 영역(50)과 인접하는 소자 분리막(102)의 상부 일부분이 식각될 수 있다.
비트라인 노드 콘택(DCC)이 제 1 콘택홀(CH1) 내에 형성될 수 있다. 비트라인 노드 콘택(DCC)은 제 1 콘택홀(CH1)을 완전히 채울 수 있다. 예를 들어, 비트라인 노드 콘택(DCC)은 버퍼막(112) 상에 제 1 채널홀(CH1)을 채우는 도전막(미도시)을 형성하고, 버퍼막(112)의 상면이 노출될 때까지 도전막에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 비트라인 노드 콘택(DCC)은 불순물이 도핑된 폴리 실리콘, 금속 실리사이드, 폴리 실리사이드, 금속 질화물, 및 금속물질 중 적어도 하나를 포함할 수 있다.
제 1 전극막(231) 및 제 2 전극막(233)이 버퍼막(112) 상에 차례로 형성될 수 있다. 제 1 전극막(231)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 전극막(233)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면에 도시하지 않았지만, 제 1 전극막(231) 및 제 2 전극막(233) 사이에 확산 방지막(미도시)이 형성될 수 있다. 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
절연 패턴들(120)이 제 2 전극막(233) 상에 형성될 수 있다. 절연 패턴들(120)은 제 1 및 제 3 방향들(X, Z)에 교차하는 제 2 방향(Y)으로 연장되며, 서로 평행할 수 있다. 절연 패턴들(120) 각각은 제 2 방향(Y)으로 배열된 비트라인 노드 콘택들(DCC) 상을 지나도록 활성 영역들(AR)을 가로지를 수 있다. 절연 패턴들(120)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 비트 라인들(BL)이 절연 패턴들(120)을 식각 마스크로 사용하여, 제 2 전극막(233) 및 제 1 전극막(231)을 차례로 패터닝하여 형성될 수 있다. 비트 라인들(BL) 각각은 제 1 전극막(231) 및 제 2 전극막(233)이 패터닝되어 기판(100) 상에 차례로 형성된 제 1 도전 패턴(116), 제 2 도전 패턴(118)을 포함할 수 있다. 하나의 비트 라인(BL)은 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC) 상을 지나도록 활성 영역들(AR)을 제 2 방향(Y)으로 가로지를 수 있다.
비트 라인들(BL)이 형성된 후에, 비트 라인들(BL) 각각에 의해 노출된 비트라인 노드 콘택(DCC)의 일부가 식각되어, 비트라인 노드 콘택(DCC)의 폭이 감소될 수 있다. 비트라인 노드 콘택(DCC)의 폭이 감소됨에 따라, 제 1 콘택홀(CH1)과 비트라인 노드 콘택(DCC) 사이에 빈 공간이 형성될 수 있다.
매립 패턴(125)이 제 1 콘택홀(CH1)의 빈 공간 내에 형성될 수 있다. 매립 패턴(125)은 제 1 콘택홀(CH1)을 완전히 채우고, 비트 라인들(BL)의 측벽들, 절연 패턴들(120)의 측벽들, 및 절연 패턴들(120)의 상면들을 덮는 절연막을 형성하고, 제 1 콘택홀(CH1) 내에 매립 패턴(125)을 국부적으로 형성하기 위한 절연막에 식각 공정이 수행하여 형성될 수 있다. 매립 패턴(125)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
제 1 스페이서막(301)이 비트 라인들(BL)의 측벽들, 절연 패턴들(120)의 측벽들, 및 상면들, 및 버퍼막(112)이 상면을 컨포말하게 덮도록 형성될 수 있다. 제 1 스페이서막(301)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 희생 스페이서막(303)이 제 1 스페이서막(301) 상에 형성될 수 있다. 희생 스페이서막(303)은 제 1 스페이서막(301)의 표면을 컨포말하게 덮을 수 있다. 희생 스페이서막(303)은 제 1 스페이서막(301)과 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생 스페이서막(303)은 실리콘 산화물을 포함할 수 있다. 제 2 스페이서막(305)이 희생 스페이서막(303) 상에 형성될 수 있다. 제 2 스페이서막(305)은 희생 스페이서막(303)의 표면을 컨포말하게 덮을 수 있다. 제 2 스페이서막(305)은 희생 스페이서막(303)과 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 2 스페이서막(305)은 실리콘 질화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 에치백 공정을 수행하여, 절연 패턴들(120)의 상면들 및 버퍼막(112)의 상면이 노출되도록 제 2 스페이서막(305), 희생 스페이서막(303) 및 제 1 스페이서막(301)을 차례로 식각할 수 있다. 이에 따라, 제 1 스페이서들(SP1), 희생 스페이서들(303a), 및 제 2 스페이서들(SP2)이 비트 라인들(BL) 및 절연 패턴들(120)의 측벽들 상에 차례로 형성될 수 있다.
희생 패턴들(SCP)이 비트 라인들(BL) 사이의 공간과 활성 영역들(AR)의 단부들과 교차하는 영역들에 형성될 수 있다. 그리고, 분리 패턴들(130)이 비트 라인들(BL) 사이의 공간과 워드 라인들(WL)이 교차하는 영역들에 형성될 수 있다. 희생 패턴들(SCP)은 비트 라인들(BL) 사이의 공간을 채우는 절연 패턴(미도시)을 형성하고, 절연 패턴에 패터닝 공정을 수행하여 형성될 수 있다. 분리 패턴들(130)은 제 2 방향(Y)으로 인접하는 희생 패턴들(SCP) 사이의 공간을 채워 형성될 수 있다. 희생 패턴들(SCP)의 상면들 및 분리 패턴들(130)의 상면들은 절연 패턴들(120)의 상면들과 공면을 이룰 수 있다. 분리 패턴들(130)은 희생 패턴들(SCP)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 희생 패턴들(SCP)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 분리 패턴들(130)은 예를 들어, SiBCN, SiCN, SiOCN 또는 SiN을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제 2 콘택홀들(CH2)이 희생 패턴들(SCP), 버퍼막(112)의 일부분들 및, 기판(100)의 상부 일부분들을 식각하여 형성될 수 있다. 제 2 콘택홀들(CH2)에 의해 활성 영역들(AR)의 단부들 내에 형성된 소오스/드레인 영역들(50)이 노출될 수 있다. 제 2 스페이서들(SP2)의 측벽들이 제 2 콘택홀들(CH2)에 의해 노출될 수 있다.
스토리지 노드 콘택들(BC)이 제 2 콘택홀들(CH2) 내에 형성될 수 있다. 스토리지 노드 콘택들(BC)은 제 2 콘택홀들(CH2)을 채우고 절연 패턴들(120)의 상면들을 덮는 도전막(미도시)을 형성하고, 절연 패턴들(120)의 상면들이 노출되도록 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 이어서, 스토리지 노드 콘택들(BC)의 상부들을 식각하는 1차 식각 공정을 수행하여, 절연 패턴들(120)의 상면들로부터 스토리지 노드 콘택들(BC)를 리세스시킬 수 있다. 이에 따라, 제 2 스페이서들(SP2)의 상부 측벽들을 노출시킬 수 있다. 스토리지 노드 콘택들(BC)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
스토리지 노드 콘택들(BC)에 의해 노출된 제 2 스페이서들(SP2)의 상부들, 및 제 2 스페이서들(SP2)의 상부 측벽들을 덮는 희생 스페이서들(303a)의 상부들을 식각할 수 있다. 이에 따라, 제 1 스페이서들(SP1)의 상부 측벽들이 노출될 수 있다. 제 2 스페이서들(SP2)의 상면들, 및 희생 스페이서들(303a)의 상면들은 스토리지 노드 콘택들(BC)의 상면들과 동일한 레벨에 위치할 수 있다.
스토리지 노드 콘택들(BC)의 상부들을 식각하는 2차 식각 공정을 수행하여, 스토리지 노드 콘택들(BC)을 제 2 스페이서들(SP2)의 상면들 및 희생 스패이서들(303a)의 상면들로부터 리세스시킬 수 있다. 이에 따라, 제 2 스페이서들(SP2)의 측벽 일부분들이 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 랜딩 패드들(LP)이 스토리지 노드 콘택들(BC) 상에 형성될 수 있다. 예를 들어, 랜딩 패드들(LP)은 스토리지 노드 콘택들(BC)의 상면들, 제 2 스페이서들(SP2)의 상면들 및 상부 측벽들, 희생 스페이서들(303a)의 상면들, 제 1 스페이서들(SP1)의 상부 측벽들, 및 상면들, 및 절연 패턴들(120)의 상면들을 컨포말하게 덮는 베리어막(미도시), 및 베리어막 상에 형성되며 제 2 채널홀(CH2)을 채우는 금속막(미도시)을 형성하고, 베리어막 및 금속막을 차례로 패터닝하여 형성될 수 있다. 패터닝 공정에 의해, 내부 공간(O)이 랜딩 패드들(LP) 사이에 형성될 수 있다. 랜딩 패드들(LP) 각각은 스토리지 노드 콘택들(BC) 각각 상에 차례로 형성된 베리어 패턴(134) 및 금속 패턴(136)을 포함할 수 있다.
주변회로막(320)이 랜딩 패드들(LP)의 상면들, 및 측벽들, 및 랜딩 패드들(LP)에 의해 노출된 절연 패턴들(120)의 상면 일부분들 상을 컨포말하게 덮도록 형성될 수 있다. 주변회로막(320)은 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서, 반도체 메모리 장치를 구동하는 트랜지스터들이 제공되는 주변회로 영역 상에 제공되기 위해 형성될 수 있다. 주변회로막(320)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 내부 공간(O)의 바닥면의 일부분을 식각하여 희생 스페이서들(303a)의 상면들을 노출시킬 수 있다. 식각 공정에 의해, 랜딩 패드들(LP)의 상면들 및 내부 공간(O)의 바닥면을 덮는 주변회로막(320)의 일부분이 식각되어, 랜딩 패드들(LP)의 측벽들을 덮는 잔여 패턴들(137)이 형성될 수 있다. 희생 스페이서들(303a)의 상면들이 노출되면서 제 1 스페이서들(SP1)의 상면들 및 제 2 스페이서들(SP2)의 상면들도 같이 노출될 수 있다. 또한, 식각 공정에 의해, 내부 공간(O) 내에서, 랜딩 패드들(LP)의 일 측벽들의 일부분들이 제 2 스페이서들(SP2), 및 잔여 패턴들(137)로부터 노출될 수 있다. 예를 들어, 랜딩 패드들(LP) 각각의 일 측벽의 일부분은 내부 공간(O) 내에서, 제 1 스페이서들(SP2) 각각과 인접하는 랜딩 패드(LP)의 일 측벽의 하부에 해당할 수 있다. 예를 들어, 랜딩 패드들(LP) 각각의 일 측벽의 일부분은 베리어 패턴(134)의 일부분 및 금속 패턴 (136)의 일부분으로 구성될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다.
내부 공간(O)에 의해 노출된 희생 스페이서들(303a)을 선택적으로 제거할 수 있다. 이에 따라, 내부 공간(O)이 제 1 스페이서들(SP1) 및 제 2 스페이서들(SP2) 사이로 확장될 수 있다. 희생 스페이서들(303a)이 제거됨에 따라, 내부 공간(O)을 통해 제 1 스페이서들(SP1)의 외측벽들, 제 2 스페이서들(SP2)의 내측벽들, 및 스토리지 노드 콘택들(BC)의 일부분들이 노출될 수 있다. 희생 스페이서들(303a)은 제 1 스페이서들(SP1), 및 제 2 스페이서들(SP2)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제거될 수 있다. 희생 스페이서들(303a)은 예를 들어, 불산(HF) 또는 LAL 용액과 같은 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다.
도 11a 및 도 11b를 참조하면, 캐핑 패턴들(CP)이 제 2 스페이서들(SP2) 및 잔여 패턴들(137)로부터 노출된 랜딩 패드들(LP)의 일 측벽들의 일부분들 상에 형성될 수 있다. 이에 따라, 캐핑 패턴들(CP)은 제 1 스페이서들(SP1) 및 제 2 스페이서들(SP2) 사이에 형성된 공간들의 상부들을 덮어, 제 1 스페이서들(SP1) 및 제 2 스페이서들(SP2) 사이의 에어 스페이서들(ASP)을 정의할 수 있다. 일 예로, 캐핑 패턴들(CP)은 에어 스페이서들(ASP)의 상면들을 정의할 수 있다.
캐핑 패턴들(CP) 각각은 각 제 2 스페이서들(SP2) 및 각 잔여 패턴들(137)로부터 노출된 베리어 패턴(134) 및 금속 패턴(126) 중 적어도 하나 상에서 선택적으로 성장되어 형성될 수 있다. 예를 들어, 캐핑 패턴(CP)은 영역 선택 증착(Area-selective deposition) 방법으로 형성될 수 있다. 캐핑 패턴(CP)은 베리어 패턴(134) 및 금속 패턴(136) 중 적어도 하나 상에서 절연 패턴들(120) 각각의 측벽에 접촉될 때까지 성장되어, 제 1 스페이서들(SP1) 각각 및 제 2 스페이서들(SP2) 각각 사이의 공간의 상부를 완전히 덮을 수 있다. 다른 예로, 캐핑 패턴(CP)은 베리어 패턴(134) 및 금속 패턴(136) 중 적어도 하나 상에서 절연 패턴(120)의 측벽에 도달하지 않게 성장되어, 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이의 공간의 상부를 완전히 덮지 못할 수 있다.
일 실시예에 있어서, 캐핑 패턴(CP)은 제 2 스페이서(SP2) 및 잔여 패턴(137)으로부터 노출된 베리어 패턴(134) 상에서 선택적으로 성장되어 형성될 수 있다. 캐핑 패턴(CP)은 베리어 패턴(134)과 동일한 물질을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 TiN을 포함할 수 있다. 베리어 패턴(134) 상에서 선택적으로 캐핑 패턴(CP)을 형성하는 것은 베리어 패턴(134) 상에는 잘 흡착되되, 금속 패턴(136), 제 1 및 제 2 스페이서들(SP1, SP2), 및 절연 패턴(120) 상에는 잘 흡착되지 않는 제 1 소스 가스(예를 들어, NH3)를 공급하는 것, 베리어 패턴(134) 상에 흡착되지 않은 제 1 소스 가스를 퍼지하는 것, 증착을 원하는 물질이 포함된 전구체(예를 들어, TiCl4)를 공급하여, 전구체와 제 1 소스 가스를 화학 결합시켜 베리어 패턴(134) 상에 하나의 원자층의 금속 질화막을 형성하는 것, 및 제 1 소스 가스의 분자와 반응하지 않는 전구체를 퍼지하는 것을 포함하는 하나의 사이클을 복수 회를 반복하므로써 형성될 수 있다. 일 예로, 제 1 소스 가스 및 전구체의 공급 순서는 서로 바뀔 수 있다. 다른 예로, 제 1 소스 가스 및 전구체는 동시에 공급될 수 있다.
다른 실시예에 있어서, 도 10c에 도시된 것과 같이, 캐핑 패턴(CP)은 제 2 스페이서(SP2) 및 잔여 패턴(137)으로부터 노출된 금속 패턴(136) 상에서 선택적으로 성장되어 형성될 수 있다. 캐핑 패턴(CP)은 금속 패턴(136)과 동일한 물질을 포함할 수 있다. 예를 들어, 캐핑 패턴(CP)은 텅스텐(W)을 포함할 수 있다. 금속 패턴(136) 상에서 선택적으로 캐핑 패턴(CP)을 형성하는 것은 금속 패턴(136) 상에는 잘 흡착되되, 베리어 패턴(134), 제 1 및 제 2 스페이서들(SP1, SP2), 및 절연 패턴(120) 상에는 잘 흡착되지 않는 제 1 소스 가스(예를 들어, 수소(H2), 모노실란(SiH4) 또는 다이보레인(B2H6))를 공급하는 것, 금속 패턴(136) 상에 흡착되지 않은 제 1 소스 가스를 퍼지하는 것, 증착을 원하는 물질이 포함된 전구체(예를 들어, 육불화텅스텐(WF6), 육염화텅스텐(WCl6)과 같은 텅스텐 할라이드(tungsten halide) 또는 텅스텐 원소를 포함하는 금속 유기물(metal-organic) 가스)를 공급하여, 전구체와 제 1 소스 가스를 화학 결합시켜 금속 패턴(136) 상에 하나의 원자층의 금속막을 형성하는 것, 및 제 1 소스 가스의 분자와 반응하지 않는 전구체를 퍼지하는 것을 포함하는 하나의 사이클을 복수 회를 반복하므로써 형성될 수 있다. 일 예로, 제 1 소스 가스 및 전구체의 공급 순서는 서로 바뀔 수 있다. 다른 예로, 제 1 소스 가스 및 전구체는 동시에 공급될 수 있다.
캐핑 패턴(CP)이 형성되는 동안, 상부 금속 패턴(MP)이 잔여 패턴(137)으로부터 노출된 금속 패턴(136)의 상면 상에서 선택적으로 성장되어 형성될 수 있다. 상부 금속 패턴(MP)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
제 1 갭필막(138a) 및 제 2 갭필막(138b)이 내부 공간(O) 내에 차례로 형성될 수 있다. 제 1 갭필막(138a)은 내부 공간(O)의 내면을 컨포말하게 덮을 수 있다. 일 예로, 제 1 갭필막(138a)은 캐핑 패턴들(CP)에 의해 완전히 덮이지 않는 에어 스페이서들(ASP)의 상부들을 완전히 덮을 수 있다. 제 2 갭필막(138b)은 내 부 공간(O)을 완전히 채울 수 있다. 제 1 갭필막(138a) 및 제 2 갭필막(138b)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예에 따르면, 랜딩 패드들(LP) 사이의 내부 공간(O) 내에서, 제 2 스페이서(SP2)에 의해 노출된 랜딩 패드들(LP) 각각의 일부 측벽으로 구성된 베리어 패턴(134) 및 금속 패턴(136) 중 적어도 하나 상에서 선택적으로 성장되어 형성된 캐핑 패턴(CP)이, 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이의 공간의 상부를 덮어 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이에 에어 스페이서(ASP)를 정의할 수 있다. 이에 따라, 내부 공간(O) 내에 제 1 갭필막(138a)을 채우는 공정에서, 제 1 갭필막(138a)이 캐핑 패턴(CP)에 의해 제 1 스페이서(SP1)와 제 2 스페이서(SP2) 사이의 공간 내로 흐르는 것을 방지하여, 에어 스페이서(ASP)의 면적이 감소되는 것을 방지할 수 있다. 그 결과, 비트 라인들(BL)과 스토리지 노드 콘택들(BC) 사이에 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.
다시 도 1 및 도 2를 참조하면, 정보 저장 요소들이 랜딩 패드들(LP) 상에 형성될 수 있다. 정보 저장 요소들은 예를 들어, 캐패시터일 수 있다. 정보 저장 요소를 형성하는 것은, 랜딩 패드들(LP) 상에 하부 전극들(BE), 유전막(미도시), 및 상부 전극(미도시)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 활성 영역을 포함하는 기판;
    상기 활성 영역을 일 방향으로 가로지르는 비트라인 구조체;
    상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드;
    상기 비트라인 구조체와 상기 랜딩 패드 사이에 배치된 제 1 스페이서;
    상기 제 1 스페이서와 상기 랜딩 패드 사이의 제 2 스페이서;
    상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 스페이서; 및
    상기 랜딩 패드의 측벽과 상기 비트라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되,
    상기 캐핑 패턴은 상기 에어 스페이서의 상면을 정의하고,
    상기 캐핑 패턴은 금속 물질을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 캐핑 패턴은 TiN 또는 W을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 캐핑 패턴은 상기 랜딩 패드의 상기 측벽 및 상기 비트라인 구조체의 상기 측벽과 접촉하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 캐핑 패턴은 상기 랜딩 패드의 상기 측벽과 접촉하고, 상기 비트라인 구조체의 상기 측벽과 이격된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 활성 영역의 상기 각 단부들과 상기 랜딩 패드 사이에 배치된 스토리지 노드 콘택을 더 포함하되,
    상기 랜딩 패드는 금속 패턴; 및
    상기 금속 패턴과 상기 스토리지 노드 콘택 사이의 베리어 패턴을 포함하고,
    상기 캐핑 패턴은 상기 금속 패턴 및 상기 베리어 패턴 중 적어도 하나와 접촉하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 활성 영역의 각 단부들과 상기 랜딩 패드 사이에 배치된 스토리지 노드 콘택을 더 포함하되,
    상기 에어 스페이서의 상기 상면은 상기 스토리지 노드 콘택의 상면보다 높은 레벨에 위치하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 캐핑 패턴은 상기 제 1 스페이서의 상면 및 상기 제 2 스페이서의 상면과 접촉하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 캐핑 패턴은 상기 제 1 스페이서의 상면 및 상기 제 2 스페이서의 상면과 이격된 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 랜딩 패드의 상면 상에 배치된 전하 저장 구조체; 및
    상기 전하 저장 구조체와 상기 랜딩 패드 사이의 상부 금속 패턴을 더 포함하되,
    상기 상부 금속 패턴은 상기 랜딩 패드 및 상기 캐핑 패턴과 동일한 물질을 포함하는 반도체 메모리 장치.
  10. 활성 영역을 포함하는 기판;
    상기 활성 영역을 일 방향으로 가로지르는 비트라인 구조체;
    상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드;
    상기 비트라인 구조체와 상기 랜딩 패드 사이에 배치된 제 1 스페이서;
    상기 제 1 스페이서와 상기 랜딩 패드 사이의 제 2 스페이서;
    상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 스페이서; 및
    상기 랜딩 패드의 측벽과 상기 비트라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되,
    상기 캐핑 패턴은 상기 에어 스페이서의 상면을 정의하고,
    상기 캐핑 패턴은 상기 랜딩 패드와 동일한 물질을 포함하는 반도체 메모리 장치.

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