KR20180017902A - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 활성 영역을 가지는 기판, 절연층을 사이에 두고 상기 기판과 이격 되고, 상기 기판 상에서 일 방향을 따라서 상호 평행하게 연장되는 복수의 도전 라인 구조체들, 상기 복수의 도전 라인 구조체들 각각의 사이에 형성되는 복수의 콘택 플러그들, 상기 복수의 도전 라인 구조체들과 상기 복수의 콘택 플러그들의 각각의 사이에 개재되고, 에어 스페이서(air spacer)를 포함하는 복수의 절연 스페이서 구조체들 및 상기 복수의 콘택 플러그들과 각각 연결되고, 랜딩 패드 절연 패턴에 의하여 서로 이격되는 복수의 랜딩 패드들을 포함하고, 상기 랜딩 패드 절연 패턴은, 상기 복수의 도전 라인 구조체들이 연장되는 방향과 수직한 단면에서 보았을 때, 상기 기판의 주면에 수직인 선을 기준으로, 비대칭으로 형성될 수 있다.

Description

반도체 소자 {Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로, 특히 기판의 활성 영역과 커패시터의 하부 전극을 상호 연결시키기 위한 랜딩 패드를 구비한 반도체 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 복수의 배선 라인들과 이들 사이에 개재되는 복수의 콘택 플러그들과의 사이의 이격 거리가 점차 감소되고 있다. 이로 인해, 작아진 단면적을 가지는 콘택 플러그를 통하여 커패시터 하부 전극을 기판의 활성 영역에 연결시킬 때, 랜딩 패드의 상호 브릿지 현상이 일어날 수 있고, 저항이 커질 수 있다. 또한, 복수의 배선 라인과 복수의 콘택 플러그들 간의 기생 커패시턴스가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 작아진 단면적을 가지는 콘택 플러그를 통해 커패시터 하부 전극을 기판의 활성 영역과 연결시키는 데 있어서, 콘택 플러그와 커패시터 하부 전극 사이에 형성되는 랜딩 패드를 구비하는 반도체 소자를 제공하는 데에 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 나아가, 랜딩 패드들의 저항이 증가하는 것을 방지할 수 있으며, 복수의 콘택 플러그들 상에 형성되는 금속 실리사이드 막의 도전성 저하를 방지할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 활성 영역을 가지는 기판, 절연층을 사이에 두고 상기 기판과 이격 되고, 상기 기판 상에서 일 방향을 따라서 상호 평행하게 연장되는 복수의 도전 라인 구조체들, 상기 복수의 도전 라인 구조체들 각각의 사이에 형성되는 복수의 콘택 플러그들, 상기 복수의 도전 라인 구조체들과 상기 복수의 콘택 플러그들의 각각의 사이에 개재되고, 에어 스페이서(air spacer)를 포함하는 복수의 절연 스페이서 구조체들, 및 상기 복수의 콘택 플러그들과 각각 연결되고, 랜딩 패드 절연 패턴에 의하여 서로 이격되는 복수의 랜딩 패드들을 포함하고, 상기 랜딩 패드 절연 패턴은 상기 복수의 도전 라인 구조체들이 연장되는 방향과 수직한 단면에서 보았을 때, 상기 기판의 주면에 수직인 선을 기준으로, 비대칭으로 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 활성 영역을 가지는 기판, 절연층을 사이에 두고 상기 기판과 이격되고, 도전 라인 및 상기 도전 라인 상에 형성되는 절연 캡핑 라인을 포함하는 복수의 도전 라인 구조체들, 상기 복수의 도전 라인 구조체들 각각의 사이에 형성되는 복수의 콘택 플러그들, 상기 도전 라인 구조체들과 상기 콘택 플러그들 각각의 사이에 개재되는 복수의 절연 스페이서 구조체들, 및 상기 복수의 콘택 플러그들과 각각 연결되고, 랜딩 패드 절연 패턴에 의하여 서로 이격되는 복수의 랜딩 패드들을 포함하고, 상기 랜딩 패드 절연 패턴은 계단 형상부를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 에어 스페이서를 포함하여 복수의 배선 라인들과 복수의 콘택 플러그들 간의 기생 커패시턴스가 감소될 수 있다. 에어 스페이서를 형성하는 데에 있어서, 랜딩 패드들이 형성되는 영역을 과도하게 식각하지 않고, 에어 스페이서가 형성되는 영역을 집중적으로 식각하여 랜딩 패드들 및 콘택 플러그들의 저항이 증가하는 것을 방지할 수 있다. 또한, 복수의 콘택 플러그들 상에 형성되는 금속 실리사이드 막의 도전성 저하를 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 메모리 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 1의 A - A' 선에 대응하는 부분의 예시적인 단면도이다.
도 2b는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 2a의 A부분에 대응하는 확대도이다.
도 3a은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 1의 A - A' 선에 대응하는 부분의 예시적인 단면도이다.
도 3b는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 3a의 b부분에 대응하는 확대도이다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1의 A - A' 선의 단면에 대응하는 부분들을 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 메모리 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 1을 참조하면, 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 상기 복수의 활성 영역(ACT)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)에 대하여 사선 방향으로 배치될 수 있다.
복수의 워드 라인들(WL)이 상기 복수의 활성 영역(ACT)을 가로질러 제1 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 워드 라인들(WL) 위에는 복수의 비트 라인들(BL)이 상기 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다.
상기 복수의 비트 라인들(BL)은 각각 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다. 일부 실시예들에서, 복수의 비트 라인들(BL) 중 상호 인접한 2 개의 비트 라인들(BL) 사이에 복수의 베리드 콘택들(buried contact, BC)이 각각 형성될 수 있다. 상기 복수의 베리드 콘택들(BC)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)을 따라 일렬로 배열될 수 있다.
상기 복수의 베리드 콘택들(BC) 위에는 각각 복수의 도전성 랜딩 패드들(LP)이 형성될 수 있다. 상기 복수의 베리드 콘택들(BC) 및 복수의 도전성 랜딩 패드들(LP)은 복수의 비트 라인들(BL)의 상부에 각각 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 상기 복수의 도전성 랜딩 패드들(LP)은 각각 복수의 베리드 콘택들(BC)과 일부 오버랩 되도록 배치될 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 1의 A - A' 선에 대응하는 부분의 예시적인 단면도이다. 도 2b는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 2a의 A부분에 대응하는 확대도이다.
도 1 및 도 2a를 참조하면, 반도체 소자(100A)는 소자 분리막(114)에 의해 복수의 활성 영역(ACT)이 정의된 기판(110)을 포함한다. 상기 소자 분리막(114)은 기판(110)에 형성된 소자 분리용 트렌치 내에 형성되어 있다.
일부 실시예들에서, 상기 기판(110)은 실리콘(Si), 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 저마늄(Ge), 실리콘 저마늄(SiGe), 실리콘 카바이드(SiC), 칼륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 및 인듐 포스파이드(InP) 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 BOX층(buried oxide layer) 또는 STI(shallow trench islation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 소자 분리막(114)은 산화물, 질화물 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 소자 분리막(112)은 1 종류의 절연층으로 이루어지는 단일층, 또는 적어도 3 종류의 절연층들이 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 기판(110) 위에는 절연막(146)을 사이에 두고 기판(110)과 이격되어 있는 복수의 도전 라인들(142)이 형성될 수 있다. 상기 복수의 도전 라인들(142)은 상기 기판(110) 상에서 일 방향(Y 방향)을 따라서 상호 평행하게 연장될 수 있다. 상기 복수의 도전 라인들(142)은 단일의 층으로 도시되어 있지만, 이에 한정되는 것은 아니고, 이중층 또는 삼중층 이상의 다중층 구조로 형성될 수 있다.
일부 실시예들에서, 상기 복수의 도전 라인들(142)은 복수의 비트 라인들을 구성할 수 있다. 상기 복수의 도전 라인들(142)은 도 1에 도시된, 비트 라인들(BL)에 대응될 수 있다.
상기 기판(110)의 활성 영역(ACT)에 연결되는 복수의 다이렉트 콘택들(130)이 상기 복수의 도전 라인 구조체들(140)의 하면에 형성될 수 있다. 상기 복수의 다이렉트 콘택들(130)은 상기 복수의 도전 라인 구조체들(140)의 일부와 전기적, 물리적으로 연결될 수 있다. 상기 복수의 다이렉트 콘택들(130)은 상기 복수의 도전 라인 구조체들(140) 중 일부와 연결된 절연막(146) 보다 상기 기판(110)을 향하는 방향(Z 방향의 반대 방향)으로 더 깊게 형성될 수 있다. 상기 복수의 다이렉트 콘택들(130)은 도 1에 도시된 DC에 대응될 수 있다. 일부 실시예들에서, 상기 복수의 다이렉트 콘택들(130)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 다이렉트 콘택들(130)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
상기 복수의 도전 라인들(142) 상에는 각각 복수의 절연 캡핑 라인들(144)이 형성될 수 있다. 따라서, 하나의 도전 라인(142)과, 상기 하나의 도전 라인(142)을 덮는 하나의 절연 캡핑 라인(144)은 하나의 도전 라인 구조체(140)를 구성할 수 있다.
상기 복수의 도전 라인 구조체들(140) 각각의 사이의 공간에는 복수의 콘택 플러그들(170)이 형성될 수 있다. 상기 복수의 콘택 플러그들(170)은 각각 기판(110)의 활성 영역(ACT)에 연결되어 있으며 기판(110)의 주면 연장 방향에 수직인 방향 (Z 방향)으로 연장된다. 상기 복수의 콘택 플러그들(170)의 상면 레벨은 상기 복수의 도전 라인 구조체들(140)의 상면 레벨보다 낮게 형성될 수 있다. 즉. 상기 복수의 콘택 플러그들(170)의 상면(170U)의 높이는 상기 복수의 절연 캡핑 라인들(144)의 상면의 높이(144U)보다 낮을 수 있다.
상기 복수의 콘택 플러그들(170)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 랜딩 패드들(172)은 상기 콘택 플러그들(170)과 각각 연결되고, 상기 복수의 도전 라인 구조체들(140) 중에서 선택되는 하나의 도전 라인 구조체(140)와 수직으로 각각 오버랩 되도록 형성될 수 있다. 상기 복수의 랜딩 패드들(172)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 랜딩 패드들(172)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 텅스텐을 포함할 수 있다. 상기 복수의 도전성 랜딩 패드들(172)은 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
상기 복수의 랜딩 패드들(172)은 랜딩 패드 절연 패턴(160A)에 의하여 서로 전기적, 물리적으로 이격되도록 구성될 수 있다. 상기 랜딩 패드 절연 패턴(160A)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질로 이루어질 수 있다. 상기 랜딩 패드 절연 패턴(160A)에 대한 상세한 설명은 도 2b에서 후술하도록 하겠다.
상기 복수의 도전 라인 구조체들(140)의 양 측벽에는 각각 복수의 절연 스페이서 구조체들(150)이 형성될 수 있다. 하나의 상기 절연 스페이서 구조체(150)는 하나의 상기 도전 라인 구조체(140)와 하나의 상기 콘택 플러그(170) 사이에 개재될 수 있다. 상기 복수의 절연 스페이서 구조체들(150)은 각각 내부 절연 스페이서(152), 에어 스페이서(154) 및 외부 절연 스페이서(156)를 포함할 수 있다. 상기 절연 스페이서 구조체들(150)은 삼중층으로 도시되어 있지만, 이에 한정되는 것은 아니고, 단일층, 이중층 또는 사중층 이상의 다중층일 수 있다. 상기 에어 스페이서(154)는 상기 랜딩 패드 절연 패턴(160A)에 의하여 상한이 한정될 수 있다.
상기 에어 스페이서(154)는 복수의 도전 라인 구조체들(140)이 연장되는 방향을 따라 연장될 수 있다. 또한, 상기 에어 스페이서(154)는 상기 기판(110)의 주면이 연장되는 방향으로 각각의 상기 복수의 도전 라인들(142)과 서로 오버랩 되도록 구성될 수 있다고도로 스케일링된 고집적 반도체 소자의 제한된 공간 내에서 상기 복수의 도전 라인들(142)과 복수의 콘택 플러그들(170) 각각의 사이에 에어 스페이서(154)가 형성됨으로써, 복수의 도전 라인들(142) 및 복수의 콘택 플러그들(170) 각각의 사이에서의 비유전율(relative permitivity)을 감소시켜, 서로 인접한 도전성 물질 간의 커패시턴스(capacitance)를 감소시킬 수 있다.
상기 복수의 콘택 플러그들(170) 상부에는 금속 실리사이드 막(176)이 형성될 수 있다. 상기 금속 실리사이드 막(176)을 통하여 복수의 콘택 플러그들(170)은 복수의 랜딩 패드들(172)과 연결될 수 있다. 상기 금속 실리사이드 막(176)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 및 망간 실리사이드(MnSix) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 예시된 바에 한정되는 것은 아니며, 일부 실시예들에서, 상기 금속 실리사이드 막(176)은 생략 가능하다.
상기 금속 실리사이드 막(176) 및 상기 절연 스페이서 구조체들(150) 상에는 도전성 배리어 막(174)이 형성될 수 있다. 또한, 상기 도전성 배리어 막(174)은 복수의 랜딩 패드들(172)의 하부면을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 도전성 배리어 막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다.
도 2a 및 도 2b를 참조하면, 랜딩 패드 절연 패턴(160A)은 기판(110)의 주면과 수직한 방향으로, 상기 도전 라인 구조체들(140)과 오버랩 되는 제1 영역(160A_1)을 포함할 수 있고, 상기 콘택 플러그들(170)과 오버랩 되는 제2 영역(160A_2)을 포함할 수 있다.
랜딩 패드 절연 패턴(160A)은 상기 랜딩 패드 절연 패턴(160A)의 최저점(160AL)을 지나고, 상기 기판(110)의 주면에 수직인 선(VL)을 기준으로, 비대칭으로 형성될 수 있다. 구체적으로, 상기 제1 영역(160A_1)이 형성되는 깊이(H1)는 상기 제2 영역(160A_2)이 형성되는 깊이(H2)보다 깊을 수 있고, 상기 수직인 선(VL)로부터 상기 제1 영역(160A_1)까지의 거리는, 상기 수직인 선(VL)로부터 상기 제2 영역(160A_2)까지의 거리보다 작을 수 있다.
또한, 상기 제1 영역(160A_1)이 랜딩 패드들(172)중 하나와 접하는 면의 평균 기울기는 상기 제2 영역(160A_2)이 상기 랜딩 패드들(172)중 하나와 접하는 면의 평균 기울기보다 절대값이 클 수 있다. 즉, 상기 제1 영역(160A_1)은 상기 제2 영역(160A_2)보다 폭 대비 깊이 비가 클 수 있다.
따라서, 전술한 상기 랜딩 패드 절연 패턴(160A)의 형상적 특징에 의하여, 상기 기판(110)의 주면이 연장되는 방향으로, 각각의 상기 복수의 도전 라인들(142)과 서로 오버랩 되도록 구성되는 에어 스페이서(154)의 형성이 용이해질 수 있다. 이는, 상기 랜딩 패드 절연 패턴(160A)을 형성하기 위하여 도전성 배리어 막(174) 상에 형성되는 도전층의 일부를 식각하는 과정에서, 상기 도전층의 단면적을 넓게 식각하지 않으면서, 동시에 상기 에어 스페이서(154)를 형성하기 위한 패스를 노출시키는 것이 가능하기 때문이다.
또한, 상기 도전성 배리어 막(174) 상에 형성되는 상기 도전층의 단면적을 넓게 식각하지 않고도 상기 랜딩 패드 절연 패턴(160A)을 형성할 수 있으므로, 상기 복수의 랜딩 패드들(172)간의 평균적인 간격, 즉, 폭이 증가하여, 상기 복수의 랜딩 패드들(172)이 공정 상 제대로 형성되지 않거나, 저항이 변화하는 등의 문제가 발생할 수 있는 이른바 랜딩 패드의 넥(neck) 현상을 방지할 수 있다.
본 발명의 일 실시예와 다른 비교예에서는 에어 스페이서(154) 포함하는 동시에, 상기 랜딩 패드 절연 패턴(160A)의 최저점을 지나고 상기 기판의 주면에 수직인 선(VL)을 기준으로, 상기 랜딩 패드 절연 패턴(160A)이 대칭적으로 형성될 수 있다. 이러한 경우, 전술한 바와 같이, 상기 랜딩 패드 절연 패턴(160A)을 형성하기 위하여 도전성 배리어 막(174) 상에 형성되는 도전층의 일부를 식각하는 과정에서, 상기 도전층의 단면적이 넓게 식각되므로, 상기 랜딩 패드 절연 패턴(160A)과 도전성 배리어 막(174)이 접하는 지점(174F)의 높이가 상대적으로 낮아지게 된다. 즉, , 상기 랜딩 패드 절연 패턴(160A)이 비대칭적으로 형성될 때의 상기 랜딩 패드 절연 패턴(160A)과 도전성 배리어 막(174)이 접하는 지점(174F)의 높이가, 상기 랜딩 패드 절연 패턴(160A)이 대칭적으로 형성될 때 상기 랜딩 패드 절연 패턴(160A)과 도전성 배리어 막(174)이 접하는 지점(174F)의 높이보다 높아질 수 있다. 예를 들어, 상기 랜딩 패드 절연 패턴(160A)과 도전성 배리어 막(174)이 접하는 지점(174F)의 높이는, 상기 랜딩 패드 절연 패턴(160A)으로 인하여 상기 에어 스페이서(154)가 한정되는 상한(154U)의 높이보다 높을 수 있다. 따라서, 본 발명의 일 실시예에서는 상기 금속 실리사이드 막(176)의 상면으로부터 상기 랜딩 패드 절연 패턴(160A)까지의 거리가 상대적으로 멀어질 수 있다. 이러한,상기 랜딩 패드 절연 패턴(160A)의 형상적 특징으로 인하여, 상기 랜딩 패드 절연 패턴(160A)을 형성하는 물질에 의해 상기 금속 실리사이드 막(176)이 산화되고 도전성이 저하되는 현상을 방지할 수 있다. 상기 금속 실리사이드 막(176)의 저항이 증가하는 현상을 방지할 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 1의 A - A' 선에 대응하는 부분의 예시적인 단면도이다. 도 3b는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 설명하기 위한 도면으로서, 도 3a의 B부분에 대응하는 확대도이다. 도 3a 및 도 3b에서 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 3a를 참조하면, 반도체 소자(100B)는 활성 영역(ACT)을 가지는 기판(110), 상기 기판(110)과 이격되도록 형성되는 복수의 도전 라인 구조체들(140), 복수의 콘택 플러그들(170) 및 복수의 랜딩 패드들(172)을 포함할 수 있다. 복수의 콘택 플러그들(170)은 상기 복수의 도전 라인 구조체들(140) 각각의 사이에 형성될 수 있다. 상기 복수의 랜딩 패드들(172)은 상기 복수의 콘택 플러그들(170)과 각각 연결되고, 랜딩 패드 절연 패턴(160B)에 의하여 서로 이격 될 수 있다. 상기 랜딩 패드 절연 패턴(160B)은 계단 형상을 포함할 수 있다. 상기 랜딩 패드 절연 패턴(160A)에 대한 상세한 설명은 도 3b에서 후술하도록 하겠다.
반도체 소자(100B)는 상기 복수의 랜딩 패드들(172)의 하부면을 덮도록 형성되는 도전성 배리어 막(174) 및 상기 복수의 콘택 플러그들(170) 상에 형성되는 금속 실리사이드 막(176)을 더 포함할 수 있다.
상기 복수의 도전 라인 구조체들(140)은 각각 복수의 도전 라인들(142) 및 상기 복수의 도전 라인들(142) 상에 각각 형성되는 복수의 절연 캡핑 라인들(144)을 포함할 수 있다. 상기 복수의 콘택 플러그들(170)의 상면의 높이는 상기 복수의 절연 캡핑 라인들(144)의 상면의 높이보다 낮게 형성될 수 있다.
복수의 절연 스페이서 구조체들(150)은 상기 복수의 도전 라인 구조체들(140)과 상기 복수의 콘택 플러그들(170) 사이에 각각 개재될 수 있다. 상기 복수의 절연 스페이서 구조체들(150)은 각각 상기 복수의 도전 라인 구조체들(140)의 측벽에 접하는 내부 절연 스페이서(152), 상기 콘택 플러그들(170)의 측벽에 접하는 외부 절연 스페이서(156) 및 상기 내부 절연 스페이서(152)와 상기 외부 절연 스페이서(156) 사이에 개재되는 에어 스페이서(154)를 포함할 수 있다.
상기 내부 절연 스페이서(152) 및 상기 외부 절연 스페이서(156)는 서로 동일한 물질을 포함할 수 있다. 일부 실시예들에서, 상기 내부 절연 스페이서(152) 및 상기 외부 절연 스페이서(156)는 실리콘 질화물을 포함할 수 있다.
상기 에어 스페이서(154)는 상기 랜딩 패드 절연 패턴(160B)에 의해 상한이 한정될 수 있다. 상기 에어 스페이서(154)는 상기 기판(110)의 주면이 연장되는 방향으로 각각의 상기 도전 라인들(142)과 서로 오버랩 되도록 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 랜딩 패드 절연 패턴(160B)은 계단 형상부(S)를 포함할 수 있다. 즉, 상기 계단 형상부(S)에서는 특정 지점에서 측면의 기울기가 급격하게 변할 수 있다. 예를 들어, 상기 계단 형상부(S)는 상기 랜딩 패드 절연 패턴(160B), 금속 배리어 막(174) 및 랜딩 패드들(172)이 접하는 영역과 인접하도록 형성될 수 있다.
외부 절연 스페이서(156)의 최고점(156U)의 높이는 상기 랜딩 패드 절연 패턴의 최저점(160BL)의 높이보다 높을 수 있다. 또한, 상기 외부 절연 스페이서(156)의 최고점(156U)의 높이는 상기 내부 절연 스페이서(152)의 최고점(152U)의 높이보다 높을 수 있다.
따라서, 도 2a 및 도 2b에 대한 설명에서와 같이, 랜딩 패드 절연 패턴(160B) 이 계단 형상부(S)를 포함하지 않고, 대칭적으로 형성되는 경우와 비교하여,, 상기 랜딩 패드 절연 패턴(160B)을 형성하는 과정에서 에어 스페이서(154)를 형성하는 것이 용이해지는 동시에, 상기 랜딩 패드들(172) 사이의 폭을 넓게 가질 수 있다. 상기 랜딩 패드들(172)이 공정 상 제대로 형성되지 않거나, 저항이 증가하는 문제를 해소할 수 있다. 또한, 상기 랜딩 패드 절연 패턴(160B)이 계단 형상을 포함하지 않도록 형성되는 경우와 비교할 때, 상기 금속 실리사이드 막(176)의 상면으로부터 상기 랜딩 패드 절연 패턴(160B)까지의 거리가 멀어질 수 있다. 따라서 상기 랜딩 패드 절연 패턴(160B)으로 인하여 상기 금속 실리사이드 막(176)의 도전성이 저하되는 현상을 방지할 수 있다.
상세한 설명은 도 4d 및 도 4f에서 일 실시예들에 따른 반도체 소자의 제조 방법을 설명하면서 후술하겠다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1의 A - A' 선의 단면에 대응하는 부분들을 공정 순서에 따라 도시한 단면도들이다. 도 4a를 참조하면, 기판(110)에 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 내에 소자 분리막(114)을 형성한다. 상기 소자 분리막(114)에 의해 기판(110)에 복수의 활성 영역(ACT)이 정의된다. 상기 복수의 활성 영역(ACT)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
상기 소자 분리막(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다. 상기 소자 분리막(114)은 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 선택되는 하나의 물질로 이루어질 수 있다.
상기 기판(110)상에 절연막(146)이 형성되고, 상기 절연막(146) 상에 상호 평행하게 연장되는 복수의 도전 라인 구조체들(140)이 형성될 수 있다. 상기 복수의 도전 라인 구조체들(140)은 복수의 도전 라인들(142)과, 상기 복수의 도전 라인들(142)의 상면을 각각 덮는 복수의 절연 캡핑 라인들(144)을 포함할 수 있다.
먼저 상기 절연막(146) 위에 도전 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한 뒤, 상기 절연층을 패터닝하여 상기 절연 캡핑 라인들(144)을 형성할 수 있다. 상기 복수의 절연 캡핑 라인들(144)을 식각 마스크로 이용하여 상기 도전 라인 형성용 도전층을 식각하여, 상기 복수의 도전 라인들(142)을 형성할 수 있다. 이 때, 상기 복수의 절연 캡핑 라인들(144)의 두께는 상기 복수의 도전 라인들의 두께보다 더 클 수 있다.
일부 실시예들에서, 상기 복수의 도전 라인들(142)은 폴리 실리콘, 불순물이 도핑된 반도체 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 도 4a에서는 상기 복수의 도전 라인들(142)이 단일층으로 도시되어 있지만, 이에 한정되는 것은 아니다. 일부 실시예들에서 상기 복수의 도전 라인들(142)은 금속 실리사이드 막, 금속 배리어 막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들면, 상기 복수의 도전 라인들(142)은 도핑된 폴리실리콘, TiN 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다. 일부 실시예들에서, 상기 복수의 절연 캡핑 라인들(144)은 실리콘 질화막을 포함할 수 있다.
상기 복수의 도전 라인 구조체들(140) 각각의 측벽을 덮는 복수의 절연 스페이서 구조체들(150)이 형성될 수 있다. 상기 복수의 도전 라인 구조체들(140) 각각의 측벽으로부터 제1 절연 스페이서(152), 제2 절연 스페이서(154a) 및 제3 절연 스페이서(156)가 차례로 형성될 수 있다. 상기 제1 절연 스페이서(152)는 상기 제2 절연 스페이서(154a)의 측면 및 하면을 덮도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 절연 스페이서 구조체들(150)은 삼중층 형태로 도시되어 있지만, 이에 한정되는 것은 아니고, 단일층, 이중층, 또는 사중 이상의 다층 구조로 형성될 수 있다. 상기 절연 스페이서 구조체들(150)은 실리콘 산화막, 실리콘 질화막 및 이들의 조합에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
이 때, 상기 제1 절연 스페이서(152) 및 상기 제3 절연 스페이서(156)는 동일한 물질을 포함할 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 상기 제3 절연 스페이서(156)는 실리콘 질화물을 포함할 수 있다. 이러한 경우에는, 상기 제2 절연 스페이서(154a)는 산화물을 포함할 수 있다.
상기 복수의 도전 라인 구조체들(140)의 상면 및 측벽을 덮도록 절연성 물질을 증착시킨 후, 증착된 절연성 물질의 일부를 식각하는 방식으로 상기 제1 절연 스페이서(152), 상기 제2 절연 스페이서(154a) 및 상기 제3 절연 스페이서(156)를 차례로 형성할 수 있다. 따라서, 상기 식각 공정에 의하여 상기 제1 절연 스페이서(152), 상기 제2 절연 스페이서(154a) 및 상기 제3 절연 스페이서(156)는 절연 캡핑 라인들(144)의 높이보다 낮게 형성될 수 있다. 본 도면에서는, 상기 제1 절연 스페이서(152)의 높이 보다 상기 제2 절연 스페이서(154a)의 높이가 낮고, 상기 제2 절연 스페이서(154a)의 높이보다 상기 제3 절연 스페이서(156)의 높이가 낮으나, 이에 한정되는 것은 아니다. 일부 실시예에서는 상기 제2 절연 스페이서(154a)의 높이가 상기 제1 절연 스페이서(152)의 높이 및 상기 제3 절연 스페이서(156)의 높이보다 낮을 수 있다. 이러한 경우에는, 상기 제3 절연 스페이서(156)가 상기 제2 절연 스페이서(154a)의 상면을 덮도록 형성되고, 상기 기판(110)에 수직한 방향(z방향)으로 연장될 수 있다. 다른 일부 실시예에서는, 도 4a에 도시된 것 보다 상기 제2 절연 스페이서(154a)의 높이가 낮게 형성되고, 상기 제2 절연 스페이서(154a) 상부를 덮도록 제1 절연 스페이서(152) 또는 다른 절연성 물질이 추가적으로 형성될 수 있다.
상기 복수의 도전 라인 구조체들(140) 각각의 사이에서 복수의 절연 스페이서 구조체들(150)로 인하여 노출되는 구조물들의 일부를 제거하여, 상기 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 콘택홀(170H)을 형성한다. 일부 실시예들에서, 상기 복수의 콘택홀(170H)을 형성하기 위하여 이방성 식각, 등방성 식각, 또는 이들의 조합을 이용할 수 있다.
상기 복수의 콘택홀(170H)에 콘택 형성용 도전성 물질을 채운 뒤, 식각 선택비를 가지는 식각 공정을 이용하여 콘택 형성용 도전성 물질의 일부를 선택적으로 제거하여 복수의 콘택 플러그들(170)을 형성할 수 있다. 상기 복수의 리세스 공간(170H)을 채우는 방법으로 화학 기상 증착, 물리 기상 증착 및 실리콘 에피택시 성장(Silicon Epitaxial Growing) 중에서 선택되는 어느 하나의 방법을 사용할 수 있다. 상기 콘택 형성용 도전성 물질은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 콘택 형성용 도전성 물질의 일부를 실레인 가스(Silane gas)를 이용한 건식 식각(Dry etch) 방법 또는 에치백 공정을 이용하여 상기 콘택 형성용 도전성 물질만을 선택적으로 제거하여 높이를 낮출 수 있다. 전술한 공정 방법으로 상기 복수의 콘택 플러그들(170)의 상면 레벨을 상기 복수의 도전 라인 구조체들(140) 및 상기 복수의 절연 스페이서 구조체들(150) 보다 낮게 형성할 수 있다.
도 4b를 참조하면, 복수의 콘택 플러그들(170) 상에는 각각 금속 실리사이드 막(176)이 형성될 수 있다. 일부 실시예들에서, 상기 금속 실리사이드 막(176)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 실리사이드 막(176)은 생략 가능하다.
일부 실시예들에서, 상기 금속 실리사이드 막(176)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택 플러그들(170) 각각의 상면에 노출되는 표면에 금속층을 퇴적한 후, 제1 RTP(Rapid Thermal Processing) 공정을 행하여 상기 금속층을 실리사이드화(silicidation)한다. 상기 제1 RTP 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTP 공정에서 실리콘 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTP 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTP 공정을 행하여, 상기 금속 실리사이드 막(176)을 형성한다. 이후, 상기 금속층 중 미반응 부분을 제거한다. 일부 실시예들에서, 상기 금속층으로서 코발트 금속층을 형성하여, 코발트 실리사이드로 이루어지는 금속 실리사이드 막(176)을 형성할 수 있다.
상기 금속 실리사이드 막(176), 도전 라인 구조체들(140) 및 절연 스페이서 구조체들(150)의 상면을 덮도록 도전성 배리어 막(174)을 형성할 수 있다. 일부 실시예들에서, 상기 도전성 배리어 막(174)은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 금속 실리사이드 막(176) 상에는 랜딩 패드를 형성하기 위한 제1 도전층(172a)이 형성될 수 있다. 상기 제1 도전층(172a)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 도전층(172a)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 도전층(172a)은 텅스텐을 포함할 수 있다.
도 4b 및 도 4c를 참조하면, 제1 도전층(172a) 상에 상기 제1 도전층(172a)의 일부를 노출시키는 마스크 패턴(M)을 형성할 수 있다. 상기 마스크 패턴(M)은 복수의 아일랜드형 마스크 패턴일 수 있다. 상기 마스크 패턴(M)은 탄소 함유막으로 구성될 수 있다. 예를 들면, 상기 마스크 패턴(M)은 SOH(spin-on hardmask), 또는, ACL(amorphous carbon layer)로 이루어질 수 있다.
상기 마스크 패턴(M)을 식각 마스크로 이용하는 제1 식각 공정을 통해 상기 제1 도전층(172a) 및 도전성 배리어 막(174)을 일부 제거할 수 있다. 이 때, 추가적으로 복수의 도전 라인 구조체들(140)의 상부에 형성된 복수의 절연 캡핑 라인들(144) 및 제1 절연 스페이서(152)의 일부가 함께 제거될 수 있다. 이에 따라 제1 랜딩 패드 리세스 영역(172H_1) 및 랜딩 패드를 형성하기 위한 제2 도전층(172b)이 형성될 수 있다. 상기 제2 도전층(172b)은 복수의 아일랜드 형태를 가질 수 있다. 다만, 제2 절연 스페이서(154a)는 식각 되지 않아, 외부로 노출되지 않은 채로 유지될 수 있다.
도 4c 및 도 4d를 참조하면, 제2 도전층(172b) 상에 형성된 마스크 패턴(M)을 제거하지 않은 상태로, 추가적인 제2 식각 공정을 수행하여 제2 랜딩 패드 리세스 영역(172H_2) 및 복수의 랜딩 패드들(172)을 형성할 수 있다. 상기 제2 식각 공정은 절연성 물질에 대한 식각 선택비를 가지는 식각 공정으로, 절연성 물질의 식각 속도가 도전성 물질의 식각 속도보다 더 빠를 수 있다. 따라서, 상기 제2 식각 공정에 따라 도전성 물질은 제거되는 양에 비해 상대적으로 절연성 물질이 제거되는 양이 많을 수 있다.
상기 제2 식각 공정은 CXFY, CHXFY 및 CH4 등의 기체를 사용한 건식 식각 공정일 수 있다. 상기 마스크 패턴(M)으로부터 방출되어 상기 제2 랜딩 패드 리세스 영역(172H_2)의 표면에 흡착된 탄소계 물질들 및 절연성 물질들은 상기 제2 식각 공정에 사용된 기체들과 반응하여, 제거되도록 할 수 있다.
즉, 상기 제1 랜딩 패드 리세스 영역(172H_1)과 접한 복수의 절연 캡핑 라인들(144)의 일부 및 복수의 절연 스페이서 구조체들(150)의 일부는 제거되고, 도전성 배리어 막(174)및 제2 도전층(172b)은 제거되지 않을 수 있다. 또는, 상기 도전성 배리어 막(174) 및 상기 제2 도전층(172b)이 식각되는 정도에 비하여, 상대적으로 상기 제1 랜딩 패드 리세스 영역(172H_1)과 접한 복수의 절연 캡핑 라인들(144)의 일부 및 복수의 절연 스페이서 구조체들(150)의 일부가 식각 되는 정도가 클 수 있다.
상기 제2 식각 공정에 의해서, 제1 식각 공정에서 노출되지 않았던 제2 절연 스페이서(154a)가 노출될 수 있다. 따라서, 상기 제2 랜딩 패드 리세스 영역(172H_2)은 기판(110)의 주면과 수직인 선을 기준으로 비대칭적으로 형성될 수 있다. 예를 들어, 상기 제2 랜딩 패드 리세스 영역(172H_2)은 계단 형상을 포함할 수 있다.
일부 실시예에서, 도 4c에 도시된 것 보다 상기 제2 절연 스페이서(154a)의 높이가 낮게 형성되고, 제1 절연 스페이서(152), 제3 절연 스페이서(156) 또는 다른 절연성 물질이 상기 제2 절연 스페이서(154a) 상부를 덮도록 형성될 수 있다. 이 경우에는 상기 제2 절연 스페이서(154a)를 외부로 노출시키기 위하여 상기 제2 식각 공정이 복수회 수행될 수 있다. 상기 제1 랜딩 패드 리세스 영역(172H_1)과 접한 복수의 절연 캡핑 라인들(144)의 일부 및 복수의 절연 스페이서 구조체들(150)의 일부가 깊게 식각될 수 있다.
본 발명의 일실시예와 다른 비교예의 경우, 상기 제2 절연 스페이서(154a)를 외부로 노출시켜 이 후 공정에서 에어 스페이서를 형성하기 위하여, 절연성 물질에 대한 식각 선택비를 가지는 제2 식각 공정을 추가하는 대신에, 절연성 물질에 대한 식각 선택비를 가지지 않는 제1 식각 공정을 복수회 수행할 수 있다. 이러한 경우, 상기 제1 랜딩 패드 리세스 영역(172H_1)과 접한 복수의 절연 캡핑 라인들(144)의 일부 및 복수의 절연 스페이서 구조체들(150)의 일부는 물론, 도전성 배리어 막(174)의 일부 및 제2 도전층(172b)의 일부도 함께 제거될 수 있다. 랜딩 패드 리세스 영역(172H_2)은 대칭적으로 형성되고, 복수의 랜딩 패드들(172) 각각의 폭이 감소할 수 있다. 따라서, 상기 복수의 랜딩 패드들(172) 각각의 저항이 증가할 수 있다. 또한, 금속 실리사이드 막(176)과 상기 랜딩 패드 리세스 영역(172H_2) 사이의 거리가 가까워지게 되므로, 이 후 공정에서 상기 랜딩 패드 리세스 영역(172H_2)에 절연성 물질이 증착되면, 상기 금속 실리사이드 막(176)의 도전성 물질이 산화되면서 저항이 증가할 수 있다.
따라서, 본 발명의 일 실시예에 따라 절연성 물질에 대한 식각 선택비를 가지는 추가적인 제2 식각 공정을 통하여, 상기 제1 랜딩 패드 리세스 영역(172H_1)과 접한 복수의 절연 캡핑 라인들(144)의 일부 및 절연 스페이서 구조체들(150)의 일부를 비교적 큰 식각 속도로 선택적으로 제거하는 경우에는 상기 복수의 랜딩 패드들(172)의 저항이 증가하는 현상 및 상기 금속 실리사이드 막(176)의 저항이 증가하는 현상을 방지할 수 있고, 에어 스페이서를 형성하기 위하여 상기 제2 절연 스페이서(154a)를 외부로 노출시키는 것이 용이하다.
도 4d 및 도 4e를 참조하면, 제2 랜딩 패드 리세스 영역(172H_2)에 의해 노출된 제2 절연 스페이서(154a)를 제거할 수 있다. 상기 제2 절연 스페이서(154a)는 절연성 물질, 즉 실리콘 산화막, 실리콘 질화막 및 이들의 조합 중 선택되는 적어도 하나로 이루어지는데, 상기 절연성 물질만을 선택적으로 제거하는 식각 선택비를 가진 물질을 이용하여 상기 제2 절연 스페이서(154a)만을 제거할 수 있다. 예를 들어, 상기 제2 절연 스페이서(154a)가 실리콘 산화막을 포함하고, 상기 제1 절연 스페이서(152) 및 상기 제3 절연 스페이서(156)는 실리콘 질화물을 포함하는 경우에는, 실리콘 산화막만을 선택적으로 제거하는 LAL 용액 또는 SC-1 용액을 포함하는 세정 용액을 이용한 습식 식각 방법으로 상기 제2 절연 스페이서(154a)를 선택적으로 제거할 수 있다.
상기 제2 절연 스페이서(154a)가 제거된 에어 스페이서 리세스 영역(154b)으로는 공기가 유입될 수 있다. 도 4e에서는 상기 제2 절연 스페이서(154a)가 모두 제거되고, 상기 에어 스페이서 리세스 영역(154b)이 형성되는 것으로 도시하였으나, 상기 기판(110)과 가까운 상기 제2 절연 스페이서(154a)의 일부분은 제거되지 않고 남아있을 수 있다.
도 4e 및 도 4f를 참조하면, 제2 랜딩 패드 리세스 영역(172H_2)을 절연성 물질로 채워 랜딩 패드 절연 패턴(160)을 형성한다. 상기 랜딩 패드 절연 패턴(160)을 형성하는 상기 절연성 물질은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
상기 랜딩 패드 절연 패턴(160)을 이루는 상기 절연성 물질은 스텝 커버리지(step coverage) 특성이 좋지 않은 물질일 수 있다. 따라서, 상기 절연성 물질은 에어 스페이서 리세스 영역(154b)까지는 도달하지 못하고, 상기 제2 랜딩 패드 리세스 영역(172H_2)만을 채울 수 있다. 다만, 이에 한정되는 것은 아니며, 상기 절연성 물질은 상기 에어 스페이서 리세스 영역(154b)의 일부분을 채울 수 있다. 상기 절연성 물질이 에어 스페이서 리세스 영역(154b)의 상부를 일부 채울 경우, 상기 랜딩 패드 절연 패턴(160)이 형성되기 시작하는 높이가 낮아질 수 있다. 즉, 상기 랜딩 패드 절연 패턴(160)의 최저점이 낮아질 수 있다.
상기 랜딩 패드 절연 패턴(160)은 계단 형상부를 포함할 수 있다. 즉, 상기 랜딩 패드 절연 패턴(160)은 일정한 지점에서 측면의 기울기가 급격하게 변화하는 영역이 형성될 수 있다. 예를 들어, 상기 계단 형상부는 상기 랜딩 패드 절연 패턴(160B), 금속 배리어 막(174) 및 랜딩 패드들(172)이 접하는 영역과 인접하도록 형성될 수 있다.
또는, 상기 랜딩 패드 절연 패턴(160)은 상기 랜딩 패드 절연 패턴(160)의 최저점을 지나고, 상기 기판(110)의 주면에 수직인 선을 기준으로, 비대칭으로 형성될 수 있다. 이는 상기 제2 랜딩 패드 리세스 영역(172H_2)을 형성하기 위한 제2 식각 공정에서, 도전성 물질에 비하여 절연성 물질을 다량 제거하였고, 상기 제2 랜딩 패드 리세스 영역(172H_2)에 절연성 물질을 채움으로써 상기 랜딩 패드 절연 패턴(160)이 형성되기 때문이다.
상기 랜딩 패드 절연 패턴(160)은 상기 기판(110)의 주면과 수직한 방향으로, 상기 도전 라인 구조체들(140)과 오버랩 되는 제1 영역 및 상기 콘택 플러그들(170)과 오버랩 되는 제2 영역을 포함할 수 있고, 상기 제1 영역이 상기 제2 영역보다 상기 랜딩 패드 절연 패턴(160)의 상면으로부터 깊게 형성될 수 있다.
상기 랜딩 패드 절연 패턴(160)에 의해서 에어 스페이서 리세스 영역(154b)에 유입된 공기가 에어 스페이서 리세스 영역(154b)에 갇힐 수 있다. 따라서, 복수의 콘택 플러그들(170) 및 복수의 도전 라인들(142) 각각의 사이에 에어 스페이서(154)가 형성될 수 있다. 상기 에어 스페이서(154) 상한은 상기 랜딩 패드 절연 패턴(160)에 의해서 한정될 수 있다. 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)는 각각 도 3a 및 도 3b의 내부 절연 스페이서(152) 및 외부 절연 스페이서(154)일 수 있다.
복수의 콘택 플러그들(170) 및 복수의 도전 라인들(142) 각각의 사이에 에어 스페이서(154)가 형성됨으로써, 복수의 도전 라인들(142) 및 복수의 콘택 플러그들(170) 각각의 사이에서의 비유전율을 감소시키고, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다.
복수의 도전성 랜딩 패드들(172)은 상기 랜딩 패드 절연 패턴(160)에 의해서, 기판(110)의 주면과 평행한 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 상기 복수의 도전성 랜딩 패드들(172)은 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터의 하부 전극에 전기적으로 연결될 수 있다.
도 4a 내지 도 4f에 설명된 반도체 소자의 제조 방법은 도 2a 및 도 2b에 예시된 반도체 소자(100A)를 제조하는 방법에도 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
110: 기판 140: 복수의 도전 라인 구조체들
150: 복수의 절연 스페이서 구조체들
154: 에어 스페이서 160: 랜딩 패드 절연 패턴
170: 복수의 콘택 플러그들 172: 복수의 랜딩 패드들
174: 금속 배리어 막 176: 금속 실리사이드 막

Claims (10)

  1. 활성 영역을 가지는 기판;
    절연층을 사이에 두고 상기 기판과 이격 되고, 상기 기판 상에서 일 방향을 따라서 상호 평행하게 연장되는 복수의 도전 라인 구조체들;
    상기 복수의 도전 라인 구조체들 각각의 사이에 형성되는 복수의 콘택 플러그들;
    상기 복수의 도전 라인 구조체들과 상기 복수의 콘택 플러그들의 각각의 사이에 개재되고, 에어 스페이서(air spacer)를 포함하는 복수의 절연 스페이서 구조체들; 및
    상기 복수의 콘택 플러그들과 각각 연결되고, 랜딩 패드 절연 패턴에 의하여 서로 이격되는 복수의 랜딩 패드들을 포함하고,
    상기 랜딩 패드 절연 패턴은,
    상기 복수의 도전 라인 구조체들이 연장되는 방향과 수직한 단면에서 보았을 때, 상기 기판의 주면에 수직인 선을 기준으로, 비대칭으로 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 에어 스페이서는 상기 랜딩 패드 절연 패턴에 의해 상한이 한정되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 복수의 도전 라인 구조체들은 각각,
    도전 라인 및 상기 도전 라인 상에 형성되는 절연 캡핑 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 랜딩 패드 절연 패턴은 상기 기판의 주면과 수직한 방향으로 상기 도전 라인 구조체들과 오버랩되는 제1 영역 및 상기 콘택 플러그들과 오버랩되는 제2 영역을 포함하고,
    상기 제1 영역이 상기 제2 영역보다 상기 랜딩 패드 절연 패턴의 상면으로부터 깊게 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 복수의 콘택 플러그들 상에 형성되는 금속 실리사이드 막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 복수의 랜딩 패드들의 하부면을 덮도록 형성되는 도전성 배리어 막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 랜딩 패드 절연 패턴과 상기 도전성 배리어 막이 접하는 높이는, 상기 랜딩 패드 절연 패턴에 의해 한정되는 상기 에어 스페이서의 상한의 높이보다 높은 것을 특징으로 하는 반도체 소자.
  8. 활성 영역을 가지는 기판;
    절연층을 사이에 두고 상기 기판과 이격되고, 도전 라인 및 상기 도전 라인 상에 형성되는 절연 캡핑 라인을 포함하는 복수의 도전 라인 구조체들;
    상기 복수의 도전 라인 구조체들 각각의 사이에 형성되는 복수의 콘택 플러그들;
    상기 복수의 도전 라인 구조체들과 상기 복수의 콘택 플러그들의 각각의 사이에 개재되는 복수의 절연 스페이서 구조체들; 및
    상기 복수의 콘택 플러그들과 각각 연결되고, 랜딩 패드 절연 패턴에 의하여 서로 이격되는 복수의 랜딩 패드들; 을 포함하고,
    상기 랜딩 패드 절연 패턴은 계단 형상부를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 절연 스페이서 구조체들은 각각,
    상기 도전 라인 구조체들의 측벽에 접하는 내부 절연 스페이서;
    상기 콘택 플러그들의 측벽에 접하는 외부 절연 스페이서; 및
    상기 내부 절연 스페이서와 상기 외부 절연 스페이서 사이에 개재되는 에어 스페이서;를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 외부 절연 스페이서의 높이는 상기 랜딩 패드 절연 패턴의 최저점의 높이보다 높은 것을 특징으로 하는 반도체 소자.

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