KR20170110332A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 제1 층간 절연막 및 희생막을 순차적으로 형성할 수 있다. 상기 희생막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 노출된 제1 층간 절연막 상면 및 상기 제1 개구의 측벽 상에 실리콘 산화물을 포함하는 절연성 라이너를 컨포멀하게 형성할 수 있다. 상기 제1 층간 절연막 상면에 형성된 상기 절연성 라이너의 적어도 일부 및 그 하부의 상기 제1 층간 절연막 부분을 제거하여 상기 제1 개구에 연통되는 제2 개구를 형성할 수 있다. 상기 제2 개구의 측벽 및 상기 절연성 라이너 상에 자체 형성 배리어 패턴을 형성할 수 있다. 상기 제1 및 제2 개구들을 채우는 배선 구조물을 상기 자체 형성 배리어 패턴 상에 형성할 수 있다. 상기 희생막을 제2 층간 절연막으로 대체할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 배선은 층간 절연막에 다마신 공정을 수행하여 형성될 수 있으며, 상기 배선들 사이의 기생 커패시턴스를 줄이기 위해 상기 층간 절연막은 저유전 물질을 포함할 수 있다. 그런데, 저유전막은 다마신 공정 시 트렌치 및 비아 홀을 형성하기 위한 식각 공정에 의해 손상되어 유전율이 증가될 수 있으며, 이에 따라 상기 트렌치 및 비아 홀을 채우는 배선들 사이에 기생 커패시턴스가 증가할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 층간 절연막 및 희생막을 순차적으로 형성할 수 있다. 상기 희생막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 노출된 제1 층간 절연막 상면 및 상기 제1 개구의 측벽 상에 실리콘 산화물을 포함하는 절연성 라이너(liner)를 컨포멀하게 형성할 수 있다. 상기 제1 층간 절연막 상면에 형성된 상기 절연성 라이너의 적어도 일부 및 그 하부의 상기 제1 층간 절연막 부분을 제거하여 상기 제1 개구에 연통되는 제2 개구를 형성할 수 있다. 상기 제2 개구의 측벽 및 상기 절연성 라이너 상에 자체 형성 배리어(Self-Forming Barrier: SFB) 패턴을 형성할 수 있다. 상기 제1 및 제2 개구들을 채우는 배선 구조물을 상기 자체 형성 배리어 패턴 상에 형성할 수 있다. 상기 희생막을 제2 층간 절연막으로 대체할 수 있다.
예시적인 실시예들에 있어서, 상기 자체 형성 배리어(SFB) 패턴을 형성할 때, 상기 제2 개구의 측벽 및 상기 절연성 라이너 상에 망간, 알루미늄, 바나듐 혹은 크롬을 포함하는 금속막 혹은 금속 산화막을 형성할 수 있다. 이에 따라 상기 절연성 라이너, 및 상기 제2 개구의 측벽에 의해 노출된 상기 제1 층간 절연막 부분이 상기 금속막 혹은 상기 금속 산화막과 반응하여 상기 자체 형성 배리어(SFB) 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 자체 형성 배리어(SFB) 패턴은 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물 혹은 크롬 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 비정질 탄소막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 층간 절연막들은 실리콘 이산화물(SiO2)보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 개구들을 채우는 상기 배선 구조물을 형성할 때, 상기 제2 개구를 채우는 비아를 형성할 수 있다. 상기 제1 개구를 채우는 배선을 상기 비아 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비아는 코발트 혹은 루테늄을 포함하도록 형성될 수 있고, 상기 배선은 구리 혹은 알루미늄을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구를 채우는 상기 비아를 형성한 이후에, 상기 비아의 상면 및 상기 제1 개구의 측벽 상에 도전성 라이너를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비아 및 상기 도전성 라이너는 코발트 혹은 루테늄을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구를 채우는 상기 배선을 형성한 이후에, 상기 배선 상에 캐핑 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비아는 상기 기판 상면에 실질적으로 수직한 측벽을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구에 연통되는 제2 개구를 형성할 때, 상기 절연성 라이너 상에 상기 제1 개구를 채우는 매립막 및 마스크 막을 순차적으로 형성할 수 있다. 상기 마스크 막을 패터닝하여 식각 마스크를 형성할 수 있다. 상기 식각 마스크를 사용하여 상기 매립막, 상기 절연성 라이너 및 상기 제1 층간 절연막을 부분적으로 식각할 수 있다. 상기 식각 마스크 및 상기 매립막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막을 상기 제2 층간 절연막으로 대체할 때, 상기 희생막을 제거하여 상기 절연성 라이너를 노출시킬 수 있다. 상기 노출된 절연성 라이너를 커버하도록 상기 제2 층간 절연막을 형성할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 실리콘 산화물을 포함하는 제1 저유전막, 및 비정질 탄소를 포함하는 희생막을 형성할 수 있다. 상기 희생막을 부분적으로 제거하여 상기 제1 저유전막을 노출시키는 트렌치를 형성할 수 있다. 상기 트렌치의 측벽 상에 실리콘 산화물을 포함하는 절연성 라이너를 컨포멀하게 형성할 수 있다. 상기 제1 저유전막을 부분적으로 제거하여 상기 트렌치에 연통되는 비아 홀을 형성할 수 있다. 상기 비아 홀의 측벽 및 상기 절연성 라이너 상에 금속 실리콘 산화물을 포함하는 자체 형성 배리어(SFB) 패턴을 형성할 수 있다. 상기 비아 홀 및 상기 트렌치를 채우는 배선 구조물을 상기 자체 형성 배리어(SFB) 패턴 상에 형성할 수 있다. 상기 희생막을 제2 저유전막으로 대체할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 구조물을 형성할 때, 상기 비아 홀을 채우는 비아를 형성할 수 있다. 상기 트렌치를 채우는 배선을 상기 비아 상에 형성할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 비아, 및 상기 비아 상에 형성되어 이에 전기적으로 연결된 배선을 포함하는 배선 구조물, 상기 배선 구조물의 측벽을 커버하며, 금속 실리콘 산화물을 포함하는 자체 형성 배리어(SFB) 패턴, 상기 자체 형성 배리어 패턴의 적어도 일부를 커버하며, 실리콘 산화물을 포함하는 절연성 라이너, 상기 자체 형성 배리어(SFB) 패턴 및 상기 절연성 라이너를 둘러싸며 실리콘 이산화물보다 낮은 유전율을 갖는 저유전막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 자체 형성 배리어(SFB) 패턴은 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물 혹은 크롬 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연성 라이너는 상기 배선의 측벽을 커버하는 상기 자체 형성 배리어(SFB) 패턴 부분을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 비아는 코발트 혹은 루테늄을 포함하고, 상기 배선은 구리 혹은 알루미늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성된 액티브 핀, 상기 액티브 핀 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층, 및 상기 소스/드레인 층 상에 형성되어 상기 비아에 전기적으로 연결된 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는 배선의 측벽에 형성된 자체 형성 배리어(SFB) 패턴이 수 나노미터 이하의 얇은 두께를 가질 수 있으며, 이에 따라 이를 포함하는 도전 구조물이 전체적으로 낮은 저항을 가질 수 있다. 또한, 상기 배선을 수용하는 층간 절연막은 저유전율을 가질 뿐만 아니라, 식각 공정에 의한 데미지를 받지 않을 수 있다. 따라서 배선들 사이의 기생 커패시턴스가 감소할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 13은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도들이다.
도 24 내지 도 56은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 및 제2 배선들(232, 234), 비아(210), 제1 및 제2 자체 형성 배리어(Self Forming Barrier: SFB) 패턴들(202, 204), 및 제1 및 제2 절연성 라이너들(152, 154)을 포함할 수 있다. 또한, 상기 반도체 장치는 제1 및 제2 도전성 라이너들(222, 224), 제1 및 제2 캐핑 패턴들(242, 244), 및 제1 및 제2 층간 절연막들(110, 250)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 배선 등이 형성될 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성될 수 있으며, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물 등과 같이 실리콘 산화물을 포함하면서도 실리콘 이산화물(SiO2)보다는 낮은 유전율을 갖는 물질을 포함할 수 있다.
비아(210)는 제1 층간 절연막(110)을 관통할 수 있으며, 하부에 형성된 콘택 플러그(도시되지 않음) 혹은 배선(도시되지 않음)에 접촉할 수 있다. 도면 상에서는 하나의 비아(210)가 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 복수의 비아들(210)이 형성될 수도 있다.
비아(210)는 예를 들어, 코발트, 루테늄 등의 금속을 포함할 수 있다.
제2 층간 절연막(250)은 제1 층간 절연막(110) 상에 형성될 수 있다. 제2 층간 절연막(250)은 제1 층간 절연막(110)과 유사하게, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물 등과 같이 실리콘 산화물을 포함하면서도 실리콘 이산화물(SiO2)보다는 낮은 유전율을 갖는 물질을 포함할 수 있다. 제2 층간 절연막(250)은 제1 층간 절연막(110)과 실질적으로 동일한 물질을 포함하여 이에 병합될 수도 있으며, 혹은 제1 층간 절연막(110)과 다른 물질을 포함하여 이와 구별될 수도 있다.
제1 및 제2 배선들(232, 234)은 제2 층간 절연막(250) 내에 형성될 수 있다. 이때, 제1 배선(232)은 비아(210) 상부에 형성될 수 있다. 각 제1 및 제2 배선들(232, 234)은 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 배선들(232, 234)은 기판(100) 상면에 평행한 일 방향으로 연장될 수 있다. 다른 실시예들에 있어서, 각 제1 및 제2 배선들(232, 234)은 기판(100) 상면에 평행하고 서로 실질적으로 수직한 제1 및 제2 방향들로 각각 연장되며 서로 연결된 제1 및 제2 연장부들을 포함할 수도 있다. 도면 상에서는 2개의 배선들(232, 234)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 하나 혹은 복수의 배선들이 형성될 수 있다.
제1 및 제2 도전성 라이너들(222, 224)은 각각 제1 및 제2 배선들(232, 234)의 저면 및 측벽을 커버할 수 있으며, 제1 및 제2 배선들(232, 234)과 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204) 사이의 접착력을 증진시킬 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 도전성 라이너들(222, 224)은 일정한 두께로 형성될 수 있다. 각 제1 및 제2 도전성 라이너들(222, 224)은 코발트, 루테늄 등과 같은 금속을 포함할 수 있다.
제1 도전성 라이너(222)는 비아(210)의 상면과 제1 배선(232)의 저면 사이에 형성되어 이들에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 도전성 라이너(222)는 비아(210)와 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이에 병합될 수도 있다.
순차적으로 적층된 비아(210), 제1 도전성 라이너(222) 및 제1 배선(232)은 제1 배선 구조물을 형성할 수 있다.
제1 자체 형성 배리어(SFB) 패턴(202)은 상기 제1 배선 구조물의 측벽을 커버할 수 있으며, 제2 자체 형성 배리어(SFB) 패턴(204)은 제2 도전성 라이너(224)를 커버할 수 있다.
각 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)은 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물, 크롬 실리콘 산화물 등과 같은 금속 실리콘 산화물을 포함할 수 있다.
각 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)은 수 나노미터 이하의 얇은 두께를 가질 수 있다. 이에 따라, 상기 제1 배선 구조물과 제1 자체 형성 배리어(SFB) 패턴(202)을 포함하는 제1 도전 구조물, 혹은 제2 배선(234), 제2 도전성 라이너(224) 및 제2 자체 형성 배리어(SFB) 패턴(204)을 포함하는 제2 도전 구조물은 전체적으로 작은 저항을 가질 수 있다.
각 제1 및 제2 절연성 라이너들(152, 154)은 실리콘 산화물을 포함할 수 있으며, 수 나노미터 이하의 얇은 두께를 가질 수 있다. 제1 절연성 라이너(152)는 제1 배선(232)의 측벽 상에 형성된 제1 자체 형성 배리어(SFB) 패턴(202) 부분 상에 형성될 수 있으며, 제2 절연성 라이너(154)는 제2 자체 형성 배리어(SFB) 패턴(204)을 커버할 수 있다.
제1 및 제2 캐핑 패턴들(242, 244)은 제1 및 제2 배선들(232, 234) 상에 형성될 수 있다. 구체적으로, 제1 캐핑 패턴(242)은 제1 배선(232), 제1 도전성 라이너(222) 및 제1 자체 형성 배리어(SFB) 패턴(202) 상에 형성될 수 있으며, 제2 캐핑 패턴(244)은 제2 배선(234), 제2 도전성 라이너(224) 및 제2 자체 형성 배리어(SFB) 패턴(204) 상에 형성될 수 있다.
제1 및 제2 캐핑 패턴들(242, 244)은 코발트, 루테늄 등의 금속을 포함할 수 있으며, 이들은 각각 제1 및 제2 배선들(232, 234) 내에 포함된 금속 성분이 제2 층간 절연막(250)으로 마이그레이션되는 것을 방지할 수 있다.
한편, 도면 상에서는 제2 층간 절연막(250)이 제1 및 제2 배선들(232, 234)을 둘러쌀 뿐만 아니라 이들의 상부에도 형성되는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 층간 절연막(250)은 상부가 제거되어 제1 및 제2 캐핑 패턴들(242, 244)의 상면과 실질적으로 동일한 높이의 상면을 가질 수도 있다.
상기 반도체 장치에서 제1 및 제2 배선들(232, 234)의 측벽들에 각각 형성된 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)은 수 나노미터 이하의 얇은 두께를 가질 수 있으며, 이에 따라 이들을 각각 포함하는 상기 제1 및 제2 도전 구조물들은 전체적으로 낮은 저항을 가질 수 있다. 또한, 제1 및 제2 배선들(232, 234)을 수용하는 제2 층간 절연막(250)은 저유전율을 가질 뿐만 아니라, 도 2 내지 도 13을 참조로 후술하는 공정들에서 설명되는 바와 같이, 식각 공정에 의한 데미지를 받지 않을 수 있다. 따라서 제1 및 제2 배선들(232, 234) 사이의 기생 커패시턴스가 감소할 수 있다.
도 2 내지 도 13은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(110), 희생막(120) 및 제1 마스크 막(130)을 순차적으로 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 배선 등이 형성될 수 있다.
제1 층간 절연막(110)은 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물 등과 같이 실리콘 산화물을 포함하면서도 실리콘 이산화물(SiO2)보다는 낮은 유전율을 갖는 물질을 포함하도록 형성할 수 있다.
희생막(120)은 비정질 탄소를 포함하도록 형성할 수 있다. 예를 들어, 희생막(120)은 비정질 탄소막(Amorphous Carbon Layer: ACL), 강화 패터닝 막(Advanced Patterning Film: APF), 탄소 기반의 스핀-온-하드마스크(Carbon-based Spin-On-Hardmask: C-SOH) 등을 포함하도록 형성될 수 있다.
제1 마스크 막(130)은 예를 들어, 실리콘 질화물, 금속 질화물 등과 같은 질화물을 포함하도록 형성될 수 있다.
도 3을 참조하면, 제1 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 제1 마스크 막(130)을 식각함으로써 제1 마스크(135)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 희생막(120)을 식각함으로써 희생 패턴(125)을 형성할 수 있다.
이에 따라, 제1 층간 절연막(110)의 상면을 각각 노출시키는 제1 및 제2 트렌치들(142, 144)이 희생 패턴(125)에 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제2 트렌치들(142, 144)은 기판(100) 상면에 평행한 일 방향으로 연장되도록 형성될 수 있다. 다른 실시예들에 있어서, 각 제1 및 제2 트렌치들(142, 144)은 기판(100) 상면에 평행한 제1 방향으로 연장되는 제1 영역, 및 기판(100) 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되며 상기 제1 영역에 연결되는 제2 영역을 포함하도록 형성될 수 있다.
다만, 희생 패턴(125)에 형성되는 트렌치의 개수에는 제한이 없으며, 이에 따라 하나 혹은 3개 이상의 트렌치들이 형성될 수도 있다.
도 4를 참조하면, 노출된 제1 층간 절연막(110)의 상면들, 제1 및 제2 트렌치들(142, 144)의 측벽들, 및 제1 마스크(135) 상에 절연성 라이너 막(liner)(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연성 라이너 막(150)은 실리콘 산화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 혹은 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 절연성 라이너 막(150)은 수 나노미터 이하의 작은 두께를 갖도록 컨포멀하게 형성될 수 있다.
도 5를 참조하면, 절연성 라이너 막(150) 상에 제1 및 제2 트렌치들(142, 144)을 채우는 매립막(160)을 형성하고, 매립막(160) 상에 제2 마스크 막(170)을 형성할 수 있다.
매립막(160)은 이후 제거가 용이한 물질, 예를 들어, 실리콘 기반의 스핀-온-하드마스크(Silicon-based SOH: Si-SOH) 혹은 탄소 기반의 스핀-온-하드하스크(C-SOH)를 포함하도록 형성될 수 있으며, 제2 마스크 막(170)은 예를 들어, 실리콘 질화물, 금속 질화물 등과 같은 질화물을 포함하도록 형성될 수 있다.
도 6을 참조하면, 제2 마스크 막(170) 상에, 개구(190)를 갖는 제2 포토레지스트 패턴(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 개구(190)는 제1 및 제2 트렌치들(142, 144) 중 적어도 하나에 수직적으로 오버랩되도록 형성될 수 있으며, 도면 상에서는 개구(190)가 제1 트렌치(142)에 수직적으로 오버랩되는 것이 도시되어 있다.
예시적인 실시예들에 있어서, 개구(190)는 제1 트렌치(142)의 적어도 일부에 수직적으로 오버랩될 수 있으며, 경우에 따라서는 제1 트렌치(142)에 인접하는 희생 패턴(125) 부분에도 함께 오버랩될 수도 있다.
다만, 제2 포토레지스트 패턴(180)에 형성되는 개구(190)의 개수에는 제한이 없으며, 하나 혹은 복수의 개구들(190)이 형성될 수도 있다.
도 7을 참조하면, 제2 포토레지스트 패턴(180)을 식각 마스크로 사용하여 하부의 제2 마스크 막(170)을 식각함으로써 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 매립막(160), 절연성 라이너 막(150) 및 제1 층간 절연막(110)을 순차적으로 식각할 수 있다.
이에 따라, 도 3을 참조로 설명한 공정에서 형성된 제1 트렌치(142)에 연통되며 기판(100) 상면을 노출시키는 비아 홀(via hole)(115)이 제1 층간 절연막(110)에 형성될 수 있다. 예시적인 실시예들에 있어서, 비아 홀(115)은 기판(100) 상에 형성된 도전성 막, 예를 들어, 콘택 플러그(도시되지 않음)의 상면을 노출시키도록 형성될 수 있으며, 이하에서는 이에 대해서만 설명하기로 한다. 상기 콘택 플러그는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
일 실시예에 있어서, 제1 트렌치(142)가 일 방향으로 연장되는 경우, 비아 홀(115)은 제1 트렌치(142)의 일부에 연통되도록 형성될 수 있다.
이후, 제2 포토레지스트 패턴(180) 및 상기 제2 마스크를 제거할 수 있으며, 또한 잔류하는 매립막(160)을 제거할 수 있다. 매립막(160)은 예를 들어, 애싱(ashing) 공정 및/또는 스트립 공정에 의해 제거될 수 있다.
도 8을 참조하면, 절연성 라이너 막(150), 비아 홀(115)의 측벽, 및 상기 노출된 콘택 플러그(도시되지 않음) 상면에 자체 형성 배리어(SFB) 막(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 자체 형성 배리어(SFB) 막(200)은 예를 들어, 망간, 알루미늄, 바나듐 혹은 크롬을 포함하는 금속막을 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 절연성 라이너 막(150), 비아 홀(115)의 측벽, 및 노출된 기판(100) 상면 혹은 노출된 콘택 플러그(도시되지 않음)의 상면에 컨포멀하게 형성함으로써 형성될 수 있다.
즉, 상기 금속막 증착 공정 시, 실리콘 산화물을 포함하는 절연성 라이너 막(150), 및 역시 실리콘 산화물을 포함하며 비아 홀(115)의 측벽에 의해 노출되는 제1 층간 절연막(110)이 상기 금속막이 반응함으로써, 예를 들어, 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물 혹은 크롬 실리콘 산화물 등과 같은 금속 실리콘 산화물을 포함하는 자체 형성 배리어(SFB) 막(200)이 형성될 수 있다.
한편, 실리콘 산화물을 포함하지 않는 부분, 즉 상기 콘택 플러그의 상면에 형성된 상기 금속막 부분은 화학 반응이 발생하지 않을 수 있으며, 이에 따라 이후 제거될 수 있다.
예시적인 실시예들에 있어서, 자체 형성 배리어(SFB) 막(200)은 수 나노미터 이하의 두께로 형성될 수 있으며, 이에 따라 예를 들어 물리 기상 증착(Physical Vapor Deposition: PVD) 공정을 통해 형성되는 탄탈륨 질화막, 티타늄 질화막 등과 같은 배리어 막보다 얇은 두께로 형성될 수 있다.
도 9를 참조하면, 상기 노출된 콘택 플러그의 상면에 비아(via)(210)를 형성할 수 있다.
예시적인 실시예들에 있어서, 비아(210)는 선택적 증착 공정을 통해 금속을 포함하는 상기 콘택 플러그의 상면에만 형성될 수 있다. 이때, 비아(210)는 비아 홀(115)을 채우도록 형성될 수 있으며, 이에 따라 그 상면의 높이가 제1 층간 절연막(110)의 상면의 높이와 실질적으로 동일하도록 형성될 수 있다.
비아(210)는 예를 들어, 코발트, 루테늄 등과 같은 금속을 포함하도록 형성될 수 있다.
도 10을 참조하면, 비아(210) 및 자체 형성 배리어(SFB) 막(200) 상에 도전성 라이너 막(220)을 컨포멀하게 형성한 후, 제1 및 제2 트렌치들(142, 144)을 채우는 배선막(230)을 형성할 수 있다.
도전성 라이너 막(220)은 예를 들어, 코발트, 루테늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 이에 따라 비아(210) 상부에 형성된 도전성 라이너 막(220) 부분은 이에 병합될 수도 있다. 예시적인 실시예들에 있어서, 도전성 라이너 막(220)은 수 나노미터 이하의 얇은 두께로 형성될 수 있다.
배선막(230)은 도전성 라이너 막(220) 상에 시드막(도시되지 않음)을 형성한 후, 도금 공정을 통해 형성될 수 있다. 또한, 상기 도금 공정 이후에 별도의 열처리 공정이 더 수행될 수도 있다.
배선막(230)은 구리 혹은 알루미늄을 포함하도록 형성될 수 있다. 자체 형성 배리어(SFB) 막(220) 및 비아(210) 상에 도전성 라이너 막(220)이 형성되어 있으므로, 배선막(230)은 이들에 대해 높은 접착력을 갖도록 형성될 수 있다.
도 11을 참조하면, 배선막(230), 도전성 라이너 막(220), 자체 형성 배리어(SFB) 막(200), 및 절연성 라이너 막(150)을 평탄화함으로써, 각각 제1 및 제2 배선들(232, 234), 제1 및 제2 도전성 라이너들(222, 224), 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204), 및 제1 및 제2 절연성 라이너들(152, 154)을 형성할 수 있다. 또한 상기 평탄화 공정은 희생 패턴(125) 상면이 노출될 때까지 수행될 수 있으며, 이에 따라 희생 패턴(125) 상부의 제1 마스크(135)도 함께 제거될 수 있다.
제1 배선(232)은 제1 트렌치(142) 내에 형성될 수 있으며, 제1 배선(232)의 저면 및 측벽은 제1 도전성 라이너(222)에 의해 커버될 수 있다. 비아(210), 제1 도전성 라이너(222) 및 제1 배선(232)은 제1 배선 구조물을 형성할 수 있으며, 상기 제1 배선 구조물의 측벽은 제1 자체 형성 배리어(SFB) 패턴(202)에 의해 커버될 수 있다. 한편, 제1 절연성 라이너(152)는 상기 제1 배선 구조물 중에서 제1 배선(232)의 측벽을 커버하는 제1 자체 형성 배리어(SFB) 패턴(202) 부분을 커버할 수 있다.
제2 배선(234)은 제2 트렌치(144) 내에 형성될 수 있으며, 제2 배선(234)의 저면 및 측벽은 순차적으로 적층된 제2 도전성 라이너(224), 제2 자체 형성 배리어(SFB) 패턴(204), 및 제2 절연성 라이너(154)에 의해 커버될 수 있다.
도 12를 참조하면, 선택적 증착 공정을 수행하여 제1 및 제2 캐핑 패턴들(242, 244)을 형성할 수 있다.
상기 선택적 증착 공정을 통해서, 금속을 포함하는 제1 및 제2 배선들(232, 234), 제1 및 제2 도전성 라이너들(222, 224), 및 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204) 상에 제1 및 제2 캐핑 패턴들(242, 244)이 형성될 수 있다. 각 제1 및 제2 캐핑 패턴들(242, 244)은 예를 들어, 코발트, 루테늄 등을 포함하도록 형성될 수 있다.
이때, 제1 캐핑 패턴(242)은 제1 배선(232), 제1 도전성 라이너(222), 및 제1 자체 형성 배리어(SFB) 패턴(202) 상에 형성될 수 있으며, 제2 캐핑 패턴(244)은 제2 배선(234), 제2 도전성 라이너(224), 및 제2 자체 형성 배리어(SFB) 패턴(204) 상에 형성될 수 있다.
도 13을 참조하면, 희생 패턴(125)을 제거하여 제1 및 제2 절연성 라이너들(152, 154) 및 제1 층간 절연막(110)을 노출시킬 수 있다.
희생 패턴(125)은 예를 들어 N2H2 플라즈마를 사용하는 애싱 공정을 통해 제거될 수 있으며, 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)은 각각 제1 및 제2 절연성 라이너들(152, 154)에 의해 커버되므로, 상기 애싱 공정에 의해 손상되지 않을 수 있다.
도 1을 다시 참조하면, 노출된 제1 층간 절연막(110) 상에 제1 및 제2 배선들(232, 234)의 측벽을 커버하는 제1 및 제2 절연성 라이너들(152, 154), 및 제1 및 제2 배선들(232, 234)의 상면을 커버하는 제1 및 제2 캐핑 패턴들(242, 244)을 커버하는 제2 층간 절연막(250)을 형성할 수 있다.
제2 층간 절연막(250)은 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물 등과 같이 실리콘 산화물을 포함하면서도 실리콘 이산화물(SiO2)보다는 낮은 유전율을 갖는 물질을 포함하도록 형성할 수 있다. 이때, 제2 층간 절연막(250)은 제1 층간 절연막(110)과 실질적으로 동일한 물질을 포함하여 이에 병합될 수도 있고, 혹은 서로 다른 물질을 포함하여 서로 구별될 수도 있다.
한편, 제2 층간 절연막(250) 상부를 평탄화함으로써, 제1 및 제2 캐핑 패턴들(242, 244)을 노출시킬 수 있으며, 노출된 제1 및 제2 캐핑 패턴들(242, 244) 및 제2 층간 절연막(250) 상에 추가적인 층간 절연막 및 배선 구조물을 더 형성할 수도 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
전술한 바와 같이, 비정질 탄소를 포함하는 희생막(120)을 식각하여 형성되는 제1 및 제2 트렌치들(142, 144)의 측벽 상에 실리콘 산화물을 포함하는 제1 및 제2 절연성 라이너들(152, 154)을 각각 형성함으로써, 이들 상에 각각 금속 실리콘 산화물을 포함하는 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)을 형성할 수 있다. 이에 따라, 제1 및 제2 배선들(232, 234)의 측벽에 얇은 두께를 갖는 제1 및 제2 자체 형성 배리어(SFB) 패턴들(202, 204)이 각각 형성될 수 있으며, 이들을 포함하는 도전 구조물은 낮은 저항을 가질 수 있다.
한편, 제1 트렌치(142) 하부에 형성되는 비아 홀(115)의 측벽에 의해 노출되는 제1 층간 절연막(110)은 실리콘 산화물을 포함할 수 있으며, 이에 따라 별도의 절연성 라이너가 형성되지 않더라도 제1 자체 형성 배리어(SFB) 패턴(202)이 형성될 수 있다.
또한, 제1 및 제2 트렌치들(142, 144)은 최종적으로 형성되는 제2 층간 절연막(250) 대신에 희생막(120)에 형성되며, 제1 및 제2 배선들(232, 234)을 형성한 이후, 희생 패턴(125)을 제거하고 제2 층간 절연막(250)이 형성된다. 이에 따라, 제2 층간 절연막(250)은 식각 데미지를 입지 않을 수 있으며, 배선들(232, 234) 사이의 기생 커패시턴스가 감소될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 비아(210) 및 제1 배선(232)의 크기를 제외하고는, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 비아(210)는 제1 층간 절연막(110)을 관통할 수 있으며, 나아가 상부는 제2 층간 절연막(250) 내에도 형성될 수 있다. 즉, 비아(210)의 상면의 높이는 제1 층간 절연막(110) 상면의 높이 혹은 제2 층간 절연막(250) 하면의 높이보다 높을 수 있다.
제1 및 제2 배선들(232, 234)은 제2 층간 절연막(250) 내에 형성될 수 있으며, 제1 배선(232)은 비아(210) 상부에 형성될 수 있다. 비아(210) 상면의 높이가 제2 층간 절연막(250) 하면의 높이보다 높기 때문에, 비아(210) 상에 형성되는 제1 배선(232)의 저면의 높이는 제2 층간 절연막(250) 하면의 높이보다 높으며, 또한 제2 배선(234)의 저면의 높이보다 높을 수 있다. 즉, 제1 및 제2 배선들(232, 234)은 서로 다른 높이에 형성된 저면들을 가질 수 있으며, 다만 이들의 상면은 서로 동일한 높이에 형성될 수 있다. 이에 따라, 제1 및 제2 배선들(232, 234)은 서로 다른 두께를 가질 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법은 도 2 내지 도 13 및 도 1을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 15를 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 노출된 콘택 플러그의 상면에 비아(via)(210)를 형성할 수 있다. 다만, 비아(210)는 비아 홀(115)을 채울뿐만 아니라 상부의 제1 트렌치(142)의 하부도 채우도록 형성될 수 있으며, 이에 따라 그 상면의 높이가 제1 층간 절연막(110)의 상면의 높이보다 높도록 형성될 수 있다.
이후, 도 10 내지 도 13 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 14에 도시된 반도체 장치를 완성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 비아(210) 및 제1 배선(232)의 크기를 제외하고는, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 16을 참조하면, 비아(210)는 제1 층간 절연막(110)을 부분적으로 관통할 수 있다. 즉, 비아(210)의 상면의 높이는 제1 층간 절연막(110) 상면의 높이 혹은 제2 층간 절연막(250) 하면의 높이보다 낮을 수 있다.
제1 및 제2 배선들(232, 234)은 제2 층간 절연막(250) 내에 형성될 수 있으며, 특히 비아(210)의 상부에 형성되는 제1 배선(232)의 하부는 제1 층간 절연막(110) 내에도 형성될 수 있다.
즉, 제1 배선(232)의 저면의 높이는 제2 층간 절연막(250) 하면의 높이보다 낮으며, 또한 제2 배선(234)의 저면의 높이보다 낮을 수 있다. 즉, 제1 및 제2 배선들(232, 234)은 서로 다른 높이에 형성된 저면들을 가질 수 있으며, 다만 이들의 상면은 서로 동일한 높이에 형성될 수 있다. 이에 따라, 제1 및 제2 배선들(232, 234)은 서로 다른 두께를 가질 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 비아(210) 및 제1 배선(232)을 제외하고는, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 상기 반도체 장치는 제1 배선(232)과 구별되는 별도의 비아를 포함하지 않을 수 있다.
즉, 제1 배선(232)은 제2 층간 절연막(250)뿐만 아니라 하부의 제1 층간 절연막(110) 내에도 형성될 수 있으며, 하부의 콘택 플러그(도시되지 않음)의 상면에 직접 접촉할 수 있다.
이에 따라, 제1 배선(232)의 저면의 높이는 제1 층간 절연막(110)의 저면의 높이와 실질적으로 동일할 수 있다. 즉, 제1 및 제2 배선들(232, 234)은 서로 다른 높이에 형성된 저면들을 가질 수 있으며, 다만 이들의 상면은 서로 동일한 높이에 형성될 수 있다. 이에 따라, 제1 및 제2 배선들(232, 234)은 서로 다른 두께를 가질 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법은 도 2 내지 도 13 및 도 1을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 18을 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 도 9를 참조로 설명한 비아 형성 공정은 수행하지 않으며, 도 10을 참조로 설명한 도전성 라이너 막(220) 및 배선막(230) 형성 공정을 수행할 수 있다.
이에 따라, 상기 노출된 콘택 플러그의 상면, 비아 홀(115) 및 제1 및 제2 트렌치들(142, 144)의 측벽 상에 도전성 라이너 막(220)이 형성될 수 있으며, 도전성 라이너 막(220) 상에 비아 홀(115) 및 제1 및 제2 트렌치들(142, 144)을 채우는 배선막(230)이 형성될 수 있다.
이후, 도 11 내지 도 13 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 17에 도시된 반도체 장치를 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 비아(210) 및 제1 배선(232)의 형상 및 크기를 제외하고는, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 19를 참조하면, 비아(210)는 일 방향으로의 폭이 제1 배선(232)의 상기 방향으로의 폭보다 작을 수 있다.
한편, 제1 배선(232)은 저면의 중심부가 하부로 돌출될 수 있으며, 제1 자체 형성 배리어(SFB) 패턴(202)은 비아(210), 제1 도전성 라이너(222) 및 제1 배선(232)을 포함하는 제1 배선 구조물의 측벽을 커버하되, 기판(100) 상면에 수직한 방향으로 연장되는 제1 부분, 및 기판(100) 상면에 평행한 방향으로 연장되는 제2 부분을 포함할 수 있다. 즉, 제1 자체 형성 배리어(SFB) 패턴(202)은 제1 배선(232)의 측벽 및 가장자리 저면을 커버하는 제1 도전성 라이너(222) 부분, 및 비아(210)의 측벽을 커버할 수 있다.
또한, 제1 절연성 라이너(152) 역시 기판(100) 상면에 수직한 방향으로 연장되는 제1 부분, 및 기판(100) 상면에 평행한 방향으로 연장되는 제2 부분을 포함할 수 있다. 즉, 제1 절연성 라이너(152)는 제1 배선(232)의 측벽 및 가장자리 저면을 커버하는 제1 자체 형성 배리어(SFB) 패턴(202) 부분을 커버할 수 있다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 2 내지 도 13 및 도 1을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제2 포토레지스트 패턴(180)에 형성된 개구(190)는 일 방향으로의 폭이 제1 트렌치(142)의 상기 방향으로의 폭보다 작을 수 있다.
도 21을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 트렌치(142)에 연통되며 기판(100) 상면을 노출시키는 비아 홀(115)이 제1 층간 절연막(110)에 형성될 수 있다. 이때, 비아 홀(115)의 상기 방향으로의 폭은 제1 트렌치(142)의 상기 방향으로의 폭보다 작도록 형성될 수 있다.
한편, 제1 트렌치(142)의 가장자리 저면 상에 형성된 절연성 라인(150) 부분은 제거되지 않고 잔류할 수 있다.
도 22를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 절연성 라이너 막(150), 비아 홀(115)의 측벽, 및 상기 노출된 콘택 플러그(도시되지 않음) 상면에 자체 형성 배리어(SFB) 막(200)을 형성할 수 있다.
도 23을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 노출된 콘택 플러그의 상면에 비아(210)를 형성할 수 있다.
이후, 도 10 내지 도 13 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 도 19에 도시된 반도체 장치를 완성할 수 있다.
도 24 내지 도 56은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 24, 26, 29, 32, 35, 38, 41, 43, 46, 49 및 53은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 25, 27-28, 30-31, 33-34, 36-37, 39-40, 42, 44-45, 47-48, 50-52 및 54-56은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 25, 30, 33, 36, 39, 47, 50 및 54는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 27, 44, 51 및 55는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 28, 31, 34, 37, 40, 42, 45, 48, 52 및 56은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 24 및 도 25를 참조하면, 기판(300) 상부를 부분적으로 식각하여 제1 리세스(310)를 형성하고, 제1 리세스(310)의 하부를 채우는 소자 분리 패턴(320)을 형성할 수 있다.
기판(300) 상에 제1 리세스(310)가 형성됨에 따라 액티브 영역(305)이 정의될 수 있다. 이때, 액티브 영역(305)은 기판(300) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(305)으로 지칭될 수도 있다. 한편, 액티브 영역(305)이 형성되지 않은 기판(300) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 기판(300) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(300) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(320)은 제1 리세스(310)를 충분히 채우는 소자 분리막을 기판(300) 상에 형성하고, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(310) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 소자 분리 패턴(320)에 의해 측벽이 둘러싸인 하부 액티브 패턴(305b), 및 소자 분리 패턴(320) 상면으로 돌출된 상부 액티브 패턴(305a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 액티브 패턴(305a)은 하부 액티브 패턴(305b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
도 26 내지 도 28을 참조하면, 기판(300) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 기판(300)의 액티브 핀(305) 및 소자 분리 패턴(320) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(350)를 기판(300) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(300) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(330), 더미 게이트 전극(340) 및 더미 게이트 마스크(350)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(300) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(305) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 29 내지 도 31을 참조하면, 기판(300)의 액티브 핀(305) 및 소자 분리 패턴(320) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 게이트 스페이서(360)를 형성할 수 있다. 이때, 상부 액티브 패턴(305a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(370)가 형성될 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 32 내지 도 34를 참조하면, 게이트 스페이서(360)에 인접한 액티브 핀(305)의 상부를 식각하여 제2 리세스(380)를 형성한다.
도면 상에서는, 액티브 핀(305) 중에서 상부 액티브 패턴(305a)의 일부만이 식각되어 제2 리세스(380)가 형성됨에 따라, 제2 리세스(380)의 저면이 하부 액티브 패턴(305b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 리세스(380)는 상부 액티브 패턴(305a)뿐만 아니라 하부 액티브 패턴(305b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제2 리세스(380)의 저면의 높이가 제2 리세스(380)가 형성되지 않은 하부 액티브 패턴(305b) 부분의 높이보다 낮을 수도 있다.
한편, 제2 리세스(380)가 형성될 때, 상부 액티브 패턴(305a)의 상기 제2 방향으로의 양 측벽들 상에 각각 형성된 핀 스페이서(370)도 부분적으로 제거되어 일부가 잔류하거나, 혹은 완전히 제거될 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(380)를 형성하는 식각 공정은 게이트 스페이서(360) 및 핀 스페이서(370)를 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 35 내지 도 37을 참조하면, 제2 리세스(380)를 채우는 소스/드레인 층(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(390)은 제2 리세스(380)에 의해 노출된 액티브 핀(305)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 소스/드레인 층(390)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(390)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(390)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
이와는 달리. 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(440)으로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 n형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(390)으로서 하여 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다. 혹은, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 소스/드레인 층(390)으로서 단결정 실리콘 층이 형성될 수 있다. 이때에도 역시, n형 불순물 소스 가스를 함께 사용하여 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(390)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(390)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(380)를 채울 수 있으며, 상부가 게이트 스페이서(360)의 측벽에 접촉할 수도 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(390)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(305) 사이의 거리가 작은 경우, 각 액티브 핀들(305) 상으로 성장하는 각 소스/드레인 층들(390)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(305) 상부로 각각 성장한 2개의 소스/드레인 층들(390)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(390)이 서로 병합될 수 있다.
도 38 내지 도 40을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(360), 핀 스페이서(370) 및 소스/드레인 층(390)을 덮는 절연막(400)을 액티브 핀(305) 및 소자 분리 패턴(320) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(340)의 상면이 노출될 때까지 절연막(400)을 평탄화한다. 이때, 더미 게이트 마스크(350)도 함께 제거될 수 있다.
한편, 서로 병합된 소스/드레인 층들(390)과 소자 분리 패턴(320) 사이에는 절연막(400)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(405)이 형성될 수 있다.
절연막(400)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 41 및 도 42를 참조하면, 노출된 더미 게이트 전극(340) 및 그 하부의 더미 게이트 절연 패턴(330)을 제거하여, 게이트 스페이서(360)의 내측벽 및 액티브 핀(305)의 상면을 노출시키는 개구(410)를 형성한다.
도 43 내지 도 45를 참조하면, 개구(410)를 채우는 게이트 구조물(460)을 형성할 수 있다.
구체적으로, 개구(410)에 의해 노출된 액티브 핀(305) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(420)을 형성한 후, 인터페이스 패턴(420), 소자 분리 패턴(320), 게이트 스페이서(360) 및 절연막(400) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 개구(410)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(420)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(420)은 액티브 핀(305) 상면뿐만 아니라 소자 분리 패턴(320) 상면, 및 게이트 스페이서(360)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(400)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(420) 상면, 소자 분리 패턴(320) 상면, 및 게이트 스페이서(360)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(430) 및 일함수 조절 패턴(440)을 형성하고, 일함수 조절 패턴(440) 상에 개구(410)의 나머지 부분을 채우는 게이트 전극(450)을 형성할 수 있다.
순차적으로 적층된 인터페이스 패턴(420), 게이트 절연 패턴(430), 일함수 조절 패턴(440) 및 게이트 전극(450)은 게이트 구조물(460)을 형성할 수 있으며, 소스/드레인 층(390)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(390)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 46 내지 도 48을 참조하면, 절연막(400), 게이트 구조물(460), 및 게이트 스페이서(360) 상에 캐핑막(470) 및 하부 층간 절연막(480)을 순차적으로 형성하고, 절연막(400), 캐핑막(470) 및 하부 층간 절연막(480)을 관통하면서 소스/드레인 층(390)의 상면을 노출시키는 콘택 홀(490)을 형성한다.
캐핑막(470)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 하부 층간 절연막(480)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 홀(490)은 게이트 스페이서(360)에 셀프-얼라인되도록 형성될 수 있으며, 이에 따라 소스/드레인 층(390)의 상기 제1 방향으로의 전체 상면을 노출시킬 수 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 콘택 홀(490)은 게이트 스페이서(360)에 셀프-얼라인되지 않고, 소스/드레인 층(390)의 상기 제1 방향으로 상면 일부만을 노출시키도록 형성될 수도 있다.
도 49 내지 도 52를 참조하면, 상기 노출된 소스/드레인 층(390)의 상면, 콘택 홀(490)의 측벽 및 하부 층간 절연막(480) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 소스/드레인 층(390) 상부에 금속 실리사이드 패턴(500)을 형성할 수 있다.
상기 제1 금속막은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다.
이후, 금속 실리사이드 패턴(500) 상면, 콘택 홀(490)의 측벽 및 하부 층간 절연막(480) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 콘택 홀(490)을 채우는 제2 금속막을 형성한 후, 하부 층간 절연막(480) 상면이 노출될 때까지 상기 제2 금속막 및 상기 배리어 막을 평탄화할 수 있다.
이에 따라, 금속 실리사이드 패턴(500) 상에 콘택 홀(490)을 채우는 콘택 플러그(530)가 형성될 수 있다.
상기 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제2 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
콘택 플러그(530)는 금속 패턴(520) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(510)을 포함할 수 있다.
도 53 내지 도 56을 참조하면, 도 2 내지 도 13 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
즉, 하부 층간 절연막(480) 및 콘택 플러그(530) 상에 제1 및 제2 층간 절연막들(610, 750)을 형성할 수 있으며, 제1 층간 절연막(610)을 관통하는 비아(710), 및 제2 층간 절연막(750)을 관통하는 제1 및 제2 배선들(732, 734)을 형성할 수 있다.
제1 및 제2 배선들(732, 734)의 저면 및 측벽은 각각 제1 및 제2 도전성 라이너들(722, 724)에 의해 커버될 수 있으며, 비아(710), 제1 도전성 라이너(722) 및 제1 배선(732)을 포함하는 제1 배선 구조물의 측벽은 제1 자체 형성 배리어(SFB) 패턴(702)에 의해 커버될 수 있고, 제2 도전성 라이너(724)는 제2 자체 형성 배리어(SFB) 패턴(704)에 의해 커버될 수 있다. 또한, 제1 배선(732)의 측벽에 형성된 제1 자체 형성 배리어(SFB) 패턴(702) 부분은 제1 절연성 라이너(652)에 의해 커버될 수 있고, 제2 배선(734)의 저면 및 측벽을 커버하는 제2 자체 형성 배리어(SFB) 패턴(704)은 제2 절연성 라이너(654)에 의해 커버될 수 있다.
도면 상에서는 각 제1 및 제2 배선들(732, 734)이 상기 제1 방향으로 연장되고, 이들 각각에 하나의 비아(710)가 형성되는 것이 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다. 즉 각 제1 및 제2 배선들(732, 734)의 형상 및 개수와, 비아(710)의 위치 및 개수는 다양하게 변형될 수 있다.
전술한 반도체 장치는 배선 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 배선 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 배선 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 105, 107: 제1, 제2 불순물 영역
110, 250: 제1, 제2 층간 절연막 115: 비아 홀
120: 희생막 125: 희생 패턴
130, 170: 제1, 제2 마스크 막 135: 제1 마스크
142, 144: 제1, 제2 트렌치 150: 절연성 라이너 막
152, 154: 제1, 제2 절연성 라이너
160: 매립막 180: 제2 포토레지스트 패턴
190, 410: 개구 200: 자체 형성 배리어 막
202, 204: 제1, 제2 자체 형성 배리어 패턴
210, 710: 비아 220: 도전성 라이너 막
222, 224; 제1, 제2 도전성 라이너
230: 배선막 232, 234: 제1, 제2 배선
242, 244: 제1, 제2 캐핑 패턴 305: 액티브 핀
305a, 305b: 상부, 하부 액티브 패턴
310, 380: 제1, 제2 리세스 320: 소자 분리 패턴
330: 더미 게이트 절연 패턴 340: 더미 게이트 전극
350: 더미 게이트 마스크 360: 게이트 스페이서
370: 핀 스페이서 390: 소스/드레인 층
400: 절연막 420: 인터페이스 패턴
430: 게이트 절연 패턴 450: 게이트 전극
460: 게이트 구조물 470: 캐핑막
480: 하부 층간 절연막
610, 750: 제1, 제2 층간 절연막 732, 734: 제1, 제1 배선

Claims (10)

  1. 기판 상에 제1 층간 절연막 및 희생막을 순차적으로 형성하고;
    상기 희생막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성하고;
    상기 노출된 제1 층간 절연막 상면 및 상기 제1 개구의 측벽 상에 실리콘 산화물을 포함하는 절연성 라이너(liner)를 컨포멀하게 형성하고;
    상기 제1 층간 절연막 상면에 형성된 상기 절연성 라이너의 적어도 일부 및 그 하부의 상기 제1 층간 절연막 부분을 제거하여 상기 제1 개구 하부에 제2 개구를 형성하고;
    상기 제2 개구의 측벽 및 상기 절연성 라이너 상에 자체 형성 배리어(Self-Forming Barrier: SFB) 패턴을 형성하고;
    상기 제1 및 제2 개구들을 채우는 배선 구조물을 형성하고; 그리고
    상기 희생막을 제거한 후, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 자체 형성 배리어(SFB) 패턴을 형성하는 것은,
    상기 제2 개구의 측벽 및 상기 절연성 라이너 상에 망간, 알루미늄, 바나듐 혹은 크롬을 포함하는 금속막 혹은 금속 산화막을 형성하는 것을 포함하며,
    이에 따라 상기 절연성 라이너, 및 상기 제2 개구의 측벽에 의해 노출된 상기 제1 층간 절연막 부분이 상기 금속막 혹은 상기 금속 산화막과 반응하여 상기 자체 형성 배리어(SFB) 패턴이 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 자체 형성 배리어(SFB) 패턴은 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물 혹은 크롬 실리콘 산화물을 포함하도록 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 희생막은 비정질 탄소막을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2 개구들을 채우는 상기 배선 구조물을 형성하는 것은,
    상기 제2 개구를 채우는 비아를 형성하고; 그리고
    상기 제1 개구를 채우는 배선을 상기 비아 상에 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 희생막을 제거한 후, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것은,
    상기 희생막을 제거하여 상기 절연성 라이너를 노출시키고; 그리고
    상기 노출된 절연성 라이너를 커버하도록 상기 제2 층간 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 기판 상에 실리콘 산화물을 포함하는 제1 저유전막, 및 비정질 탄소를 포함하는 희생막을 형성하고;
    상기 희생막을 부분적으로 제거하여 상기 제1 저유전막을 노출시키는 트렌치를 형성하고;
    상기 트렌치의 측벽 상에 실리콘 산화물을 포함하는 절연성 라이너를 컨포멀하게 형성하고;
    상기 제1 저유전막을 부분적으로 제거하여 상기 트렌치 하부에 비아 홀을 형성하고;
    상기 비아 홀의 측벽 및 상기 절연성 라이너 상에 금속 실리콘 산화물을 포함하는 자체 형성 배리어(SFB) 패턴을 형성하고;
    상기 비아 홀 및 상기 트렌치를 채우는 배선 구조물을 형성하고; 그리고
    상기 희생막을 제거한 후, 상기 제1 저유전막 상에 제2 저유전막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 형성된 비아; 및
    상기 비아 상에 형성되어 이에 전기적으로 연결된 배선을 포함하는 배선 구조물;
    상기 배선 구조물의 측벽을 커버하며, 금속 실리콘 산화물을 포함하는 자체 형성 배리어(SFB) 패턴;
    상기 자체 형성 배리어 패턴의 적어도 일부를 커버하며, 실리콘 산화물을 포함하는 절연성 라이너;
    상기 자체 형성 배리어(SFB) 패턴 및 상기 절연성 라이너를 둘러싸며 실리콘 이산화물보다 낮은 유전율을 갖는 저유전막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 자체 형성 배리어(SFB) 패턴은 망간 실리콘 산화물, 알루미늄 실리콘 산화물, 바나듐 실리콘 산화물 혹은 크롬 실리콘 산화물을 포함하는 반도체 장치.
  10. 제 8 항에 있어서, 상기 절연성 라이너는 상기 배선의 측벽을 커버하는 상기 자체 형성 배리어(SFB) 패턴 부분을 커버하는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837350B2 (en) * 2016-04-12 2017-12-05 International Business Machines Corporation Semiconductor interconnect structure with double conductors
US20180144973A1 (en) * 2016-11-01 2018-05-24 Applied Materials, Inc. Electromigration Improvement Using Tungsten For Selective Cobalt Deposition On Copper Surfaces
JP7182970B2 (ja) * 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
TW445581B (en) * 1999-03-03 2001-07-11 Taiwan Semiconductor Mfg Manufacturing method of metal interconnect
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6958540B2 (en) * 2003-06-23 2005-10-25 International Business Machines Corporation Dual damascene interconnect structures having different materials for line and via conductors
KR100750943B1 (ko) * 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
JP2009141058A (ja) 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP5366235B2 (ja) * 2008-01-28 2013-12-11 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
KR101737490B1 (ko) * 2010-11-11 2017-05-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8951911B2 (en) 2011-03-31 2015-02-10 Applied Materials, Inc. Process for damascene structure with reduced low-k damage
US8461683B2 (en) 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8652962B2 (en) 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
JP6117588B2 (ja) 2012-12-12 2017-04-19 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9190321B2 (en) * 2013-04-08 2015-11-17 International Business Machines Corporation Self-forming embedded diffusion barriers
JP6139298B2 (ja) 2013-06-28 2017-05-31 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9418867B2 (en) * 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma
JP6268008B2 (ja) 2014-03-17 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法

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