KR102521890B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 게이트 전극 구조물, 상기 게이트 전극 구조물의 상면을 커버하고, 캐핑 패턴 및 상기 캐핑 패턴의 저면 및 측벽을 커버하는 제1 식각 저지 패턴을 포함하는 캐핑 구조물, 상기 기판의 제2 영역 상에 형성되고 절연 물질을 포함하는 얼라인 키, 및 상기 기판의 제2 영역 상에 형성되어 상기 얼라인 키의 측벽을 커버하고, 제1 충전 패턴, 상기 제1 충전 패턴의 저면 및 측벽을 커버하는 제2 충전 패턴 및 상기 제2 충전 패턴의 저면 및 측벽을 커버하는 제2 식각 저지 패턴을 포함하는 충전 구조물을 구비할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 도전 패턴 상부를 커버하는 캐핑막을 포함하는 반도체 장치에 관한 것이다.
반도체 장치 제조 시, 절연막을 패터닝하여 얼라인 키를 형성하는 경우, 후속 공정에서 상기 얼라인 키의 높이를 유지하는 것이 중요하다. 하지만, 예를 들어 후속 연마 공정에서 상기 얼라인 키의 대부분이 제거되어 원래의 높이가 유지되지 않을 수 있으며, 이에 따라 얼라인 키의 역할을 수행하지 못할 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 게이트 전극 구조물, 상기 게이트 전극 구조물의 상면을 커버하고, 캐핑 패턴 및 상기 캐핑 패턴의 저면 및 측벽을 커버하는 제1 식각 저지 패턴을 포함하는 캐핑 구조물, 상기 기판의 제2 영역 상에 형성되고 절연 물질을 포함하는 얼라인 키, 및 상기 기판의 제2 영역 상에 형성되어 상기 얼라인 키의 측벽을 커버하고, 제1 충전 패턴, 상기 제1 충전 패턴의 저면 및 측벽을 커버하는 제2 충전 패턴 및 상기 제2 충전 패턴의 저면 및 측벽을 커버하는 제2 식각 저지 패턴을 포함하는 충전 구조물을 구비할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 도전 구조물, 상기 구조물의 상면을 커버하고, 실리콘 산탄화물(SiOC)을 포함하는 캐핑 패턴 및 상기 캐핑 패턴의 저면 및 측벽을 커버하며, 상기 캐핑 패턴에 대해 제1 식각 선택비를 갖는 물질을 포함하는 제1 식각 저지 패턴을 구비하는 캐핑 구조물, 상기 기판의 제2 영역 상에 형성되고, 상기 캐핑 패턴에 대해 상기 제1 식각 선택비보다 낮은 제2 식각 선택비를 갖는 물질을 포함하는 얼라인 키, 및 상기 기판의 제2 영역 상에 형성되어 상기 얼라인 키의 측벽을 커버하고, 제1 충전 패턴, 상기 제1 충전 패턴의 저면 및 측벽을 커버하며, 상기 캐핑 패턴과 동일한 물질을 포함하는 제2 충전 패턴 및 상기 제2 충전 패턴의 저면 및 측벽을 커버하며, 상기 제1 식각 저지 패턴과 동일한 물질을 포함하는 제2 식각 저지 패턴을 구비하는 충전 구조물을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 소자 분리 패턴에 의해 상기 기판 상에 정의되는 액티브 영역, 상기 액티브 영역 및 상기 소자 분리 패턴 상에 형성된 게이트 전극 구조물, 상기 게이트 전극 구조물의 상면을 커버하고, 실리콘 산탄화물(SiOC)을 포함하는 캐핑 패턴 및 상기 캐핑 패턴의 저면 및 측벽을 커버하며, 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 혹은 실리콘 탄질화물(SiCN)을 포함하는 식각 저지 패턴을 구비하는 캐핑 구조물, 및 상기 게이트 전극 구조물에 인접한 상기 액티브 영역 상에 형성된 소스/드레인 층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에 사용되는 얼라인 키는 CMP 공정 등에서 제거되지 않고 원래의 높이를 유지할 수 있으며, 이에 따라 상기 반도체 장치는 당초 원하는 크기 및 형상을 갖는 소자들을 확보할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 21 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
[실시예]
도 1 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 7, 10 및 13은 평면도들이고, 도 2-3, 5-6, 8-9, 11-12 및 14-20은 단면도들이다.
이때, 도2, 8, 11 및 14는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 3, 5, 9, 12 및 15-20은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 6은 대응하는 평면도의 C-C'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 상부를 부분적으로 식각하여 액티브 핀(105)을 형성할 수 있다. 이에 따라, 액티브 핀(105)은 기판(100)의 상면에 수직한 수직 방향으로 돌출될 수 있으며, 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 소자들이 형성되는 칩 영역일 수 있으며, 기판(100)의 제2 영역(II)은 상기 칩 영역을 둘러싸는 스크라이브 레인 영역일 수 있다. 이와는 달리, 기판(100)의 제1 및 제2 영역들(I, II) 모두 소자들이 형성되는 칩 영역의 일부일 수도 있다.
예시적인 실시예들에 있어서, 제1 식각 마스크(도시되지 않음)를 사용하여 기판(100) 상부를 식각함으로써 액티브 핀(105)을 형성할 수 있다. 제1 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
상기 제2 방향을 따라 형성된 액티브 핀들(105) 사이에는 제1 리세스(110)가형성될 수 있다. 즉, 제1 리세스(110)에의해서 액티브 핀들(105)은 상기 제2 방향으로 서로 이격될 수 있다.
이후, 제2 식각 마스크(도시되지 않음)를 사용하여 액티브 핀들(105) 일부를 식각함으로써이들을 제거할 수 있다. 이때, 제거되는 액티브 핀들(105) 하부의 기판(100) 부분도 부분적으로 제거될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 내에 형성된 액티브 핀들(105) 중 일부와, 기판(100)의 제2 영역(II) 내에 형성된 액티브 핀들(105)이 제거될 수 있다.
이후, 제1 리세스(110)를 채우며 잔류하는 액티브 핀들(105)을 커버하는 소자 분리막을 기판(100) 상에 형성한 후, 각 액티브 핀들(105)의 상부를 노출시키도록 상기 소자 분리막을 제거함으로써, 기판(100)의 제1 영역(I) 상에서 제1 리세스(110)의 하부를 채우며 기판(100)의 제2 영역(II)을 커버하는 소자 분리 패턴(120)을 형성할 수 있다.
상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 소자 분리막 상부는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및 에치 백 공정을 통해 제거될 수 있다.
소자 분리 패턴(120)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 상기 수직 방향을 따라 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다.
도 4 내지 도 6을 참조하면, 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 구조물(160)을형성할 수 있다.
더미 게이트 구조물(160)은액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하는 더미 게이트 구조물(160)이형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 액티브 핀(105)의 상부 액티브 패턴(105a)에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 상부 액티브 패턴(105a) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(160)은기판(100)의 제1 영역(I) 내에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 7 내지 도 9를 참조하면, 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 구조물(160)을 커버하는 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 더미 게이트 구조물(160)의 상기 제1 방향으로의 양 측벽들 상에 각각 게이트 스페이서(170)를 형성할 수 있다. 이때, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(180)가 형성될 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일 실시예에 있어서, 상기 스페이서 막은 질화물 및/또는 산화물을 각각 포함하는 복수의 층들이 적층된 구조를 가질 수도 있다.
이후, 게이트 스페이서(170)에 인접한 액티브 핀(105)의 상부를 식각하여 제2 리세스(190)를 형성할 수 있다.
도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제2 리세스(190)가 형성됨에 따라, 제2 리세스(190)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 리세스(190)는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제2 리세스(190)의 저면의 높이가 제2 리세스(190)가 형성되지 않은 하부 액티브 패턴(105b) 부분의 높이보다 낮을 수도 있다.
한편, 제2 리세스(190)가 형성될 때, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에 각각 형성된 핀 스페이서(180)도 부분적으로 제거되어 일부가 잔류하거나, 혹은 완전히 제거될 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(190)를 형성하는 식각 공정은 게이트 스페이서(170) 및 핀 스페이서(180)를 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 10 내지 도 12를 참조하면, 제2 리세스(190)를 채우는 소스/드레인 층(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(200)은 제2 리세스(190)에 의해 노출된 액티브 핀(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 소스/드레인 층(200)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(200)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다.
이와는 달리. 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(200)으로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 n형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(200)으로서 하여 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다. 혹은, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 소스/드레인 층(200)으로서 단결정 실리콘 층이 형성될 수 있다. 이때에도 역시, n형 불순물 소스 가스를 함께 사용하여 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
소스/드레인 층(200)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(190)를 채울 수 있으며, 상부가 게이트 스페이서(170)의 측벽에 접촉할 수도 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(200)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장하는 각 소스/드레인 층들(200)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(200)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(200)이 서로 병합될 수 있다.
이후, 더미 게이트 구조물(160), 게이트 스페이서(170), 핀 스페이서(180) 및 소스/드레인 층(200)을 덮는 제1 층간 절연막(210)을 액티브 핀(105) 및 소자 분리 패턴(120) 상에 충분한 높이로 형성한 후, 더미 게이트 구조물(160)에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 제1 층간 절연막(210)을 평탄화한다. 이때, 더미 게이트 마스크(150)도 함께 제거될 수 있다.
한편, 서로 병합된 소스/드레인 층들(200)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(210)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(220)이 형성될 수도 있다.
제1 층간 절연막(210)은 예를 들어, 토즈(TOSZ)와 같은 실리콘 산화물을 포함할 수 있다. 이와는 달리, 제1 층간 절연막(210)은 실리콘 산화물의 유전 상수보다 낮은 유전 상수 즉, 대략 3.9 이하의 유전 상수를 갖는 저유전 물질을 포함할 수도 있다. 즉, 제1 층간 절연막(210)은 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머를 포함할 수도 있다. 혹은, 제1 층간 절연막(210)은 실리콘 산화물을 포함하는 제1 막, 및 저유전 물질을 포함하는 제2 막이 순차적으로 적층된 구조를 가질 수도 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 13 내지 도 15를 참조하면, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서(170)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 제1 개구를 형성한 후, 상기 제1 개구를 채우는 게이트 전극 구조물(270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)은 건식 식각 공정 및 습식 식각 공정을 통해 제거될 수 있으며, 상기 습식 식각 공정은 예를 들어, 불산(HF)을 사용하여 수행될 수 있다.
게이트 전극 구조물(270)은 상기 제1 개구에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(230)을 형성한 후, 인터페이스 패턴(230), 소자 분리 패턴(120), 게이트 스페이서(170) 및 제1 층간 절연막(210) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 일함수 조절막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(230)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(230)은 액티브 핀(105) 상면뿐만 아니라 기판(100)의 제1 영역(I) 상의 소자 분리 패턴(120) 상면, 및 게이트 스페이서(170)의 내측벽 상에도 형성될 수 있다. 이와는 달리, 인터페이스 패턴(230)은 형성되지 않을 수도 있다.
이후, 제1 층간 절연막(210)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(230) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서(170)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(240) 및 일함수 조절 패턴(250)을 형성하고, 일함수 조절 패턴(250) 상에 상기 제1 개구의 나머지 부분을 채우는 게이트 전극(260)을 형성할 수 있다.
순차적으로 적층된 인터페이스 패턴(230), 게이트 절연 패턴(240), 일함수 조절 패턴(250) 및 게이트 전극(260)은 게이트 전극 구조물(270)을 형성할 수 있으며, 소스/드레인 층(200)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(200)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 16을 참조하면, 게이트 전극 구조물(270) 및 게이트 스페이서(170)의 상부를 제거하여 제3 리세스(280)를 형성하고, 기판(100)의 제2 영역(II) 상의 소자 분리 패턴(120)을 부분적으로 제거하여 기판(100) 상면을 노출시키는 제2 개구(285)를 형성할 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에는 얼라인 키(align key)(215)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 리세스(280) 및 제2 개구(285)는 동일 식각 공정, 예를 들어 건식 식각 공정을 통해 동시에 형성될 수 있다. 이와는 달리, 제3 리세스(280) 및 제2 개구(285)는 서로 다른 식각 공정을 통해 순차적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제3 리세스(280)의 제1 폭(W1)은 제2 개구(285)의 제2 폭(W2)보다 작을 수 있다.
도 17을 참조하면, 제3 리세스(280) 및 제2 개구(285)의 저면 및 측벽, 제1 층간 절연막(210) 및 얼라인 키(215)의 상면 상에 식각 저지막(300)을 형성하고, 식각 저지막(300) 상에 제1 절연막(310) 및 제2 절연막(320)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(300)은 제3 리세스(280) 및 제2 개구(285)의 저면 및 측벽 상에 컨포멀하게 형성될 수 있고, 제1 절연막(310)은 제3 리세스(280)는 채우되 제2 개구(285)는 부분적으로 채우도록 그 저면 및 측벽 상에 형성될 수 있으며, 제2 절연막(320)은 제2 개구(285)의 나머지 부분을 채울 수 있다.
제1 절연막(310)은 절연성이 높고 식각률이 낮은 물질, 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다. 실리콘 산탄화물(SiOC)은 소수성이 강하며, 이에 따라 후속되는 연마 공정에서 잘 연마되지 않을 수 있다. 이에 따라, 실리콘 산탄화물(SiOC)을 포함하는 제1 절연막(310)은 두꺼운 두께로 형성되지는 않으므로, 상대적으로 큰 폭을 갖는 제2 개구(285)를 모두 채우지는 못하고 부분적으로만 채울 수 있다.
식각 저지막(300)은 제1 절연막(310)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등과 같은 질화물을 포함할 수 있다. 제2 절연막(320)은 갭필 특성이 우수한 물질, 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 산화물을 포함할 수 있다.
도 18을 참조하면, 제2 절연막(320) 및 제1 절연막(310)을 평탄화할 수 있으며, 이에 따라 제3 리세스(280) 내에는 캐핑 패턴(315)이 형성될 수 있고 제2 개구(285) 내에는 제1 충전 패턴(325), 및 이의 저면 및 측벽을 커버하는 제2 충전 패턴(317)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정을 포함할 수 있으며, 상기 CMP 공정은 식각 저지막(300) 상면이 노출될 때까지 수행될 수 있다. 상기 CMP 공정은 제1 층간 절연막(210) 및 얼라인 키(215) 상면에 각각 형성된 식각 저지막(300) 부분들을 연마 종말점으로 하여 수행될 수 있으며, 이에 따라, 얼라인 키(215)는 상기 CMP 공정에 의해 제거되지 않고 원래의 높이를 유지할 수 있다.
또한 상기 CMP 공정 시, 얼라인 키(215)를 둘러싸는 제2 개구(285)는 식각 저지막(300) 및 제1 및 제2 절연막들(310, 320)에 의해 매립되어 있으므로, 기판(100)의 제1 영역(I)에 비해 더 높은 압력이 인가되지는 않으며, 이에 따라 상기 평탄화 공정이 균일하게 수행될 수 있다.
상기 CMP 공정에 사용되는 슬러리는 예를 들어, SiOx, AlxOy, CexOy 등의 연마제를 포함할 수 있으며, 상기 슬러리는 예를 들어 2 내지 10의 PH 값을 가질 수 있다.
도 19를 참조하면, 상기 노출된 식각 저지막(300) 부분들을 제거함으로써, 제3 리세스(280) 내에 제1 식각 저지 패턴(305)이 형성될 수 있으며, 제2 개구(285) 내에 제2 식각 저지 패턴(307)이 형성될 수 있다.
상기 노출된 식각 저지막(300) 부분들은 예를 들어, 습식 식각 공정에 의해 제거될 수 있으며, 혹은 CMP 공정에 의해 제거될 수도 있다. 식각 저지막(300)은 예를 들어, 질화물을 포함할 수 있으며, 예를 들어 산화물을 포함하는 얼라인 키(215)에 대해 높은 식각 선택비를 가질 수 있다. 이에 따라, 상기 노출된 식각 저지막(300) 부분들을 제거하는 공정에서 얼라인 키(215)는 거의 제거되지 않고 원래의 높이를 유지할 수 있다.
한편, 기판(100)의 제1 영역(I) 상에 형성된 게이트 전극 구조물(270) 및 게이트 스페이서(170) 상면을 노출시키는 제3 리세스(280)의 저면 및 측벽 상에는 제1 식각 저지 패턴(305)이 컨포멀하게 형성될 수 있으며, 제1 식각 저지 패턴(305) 상에는 제3 리세스(280)의 나머지 부분을 채우는 캐핑 패턴(315)이 형성될 수 있다. 이들은 함께 캐핑 구조물(335)을 형성할 수 있다. 게이트 전극 구조물(270), 게이트 스페이서(170) 및 캐핑 구조물(335)은 함께 게이트 구조물을 형성할 수 있다.
또한, 기판(100)의 제2 영역(II) 상에 형성된 얼라인 키(215)를 둘러싸며 기판(100) 상면을 노출시키는 제2 개구(285)의 저면 및 측벽 상에는 제2 식각 저지 패턴(307)이 컨포멀하게 형성될 수 있으며, 제2 식각 저지 패턴(307) 상에는 제2 충전 패턴(317)이 형성될 수 있고, 제2 충전 패턴(317) 상에는 제2 개구(285)의 나머지 부분을 채우는 제1 충전 패턴(325)이 형성될 수 있다. 이들은 함께 충전 구조물(340)을 형성할 수 있다.
도 18 및 도 19를 참조로 설명한 공정들과는 달리, 제1 절연막(310) 상면이 노출될 때까지 제2 절연막(320)을 평탄화한 후, 제1 절연막(310) 및 식각 저지막(300) 상부를 제거할 수도 있다.
도 20을 참조하면, 캐핑 구조물(335), 제1 층간 절연막(210), 얼라인 키(215) 및 충전 구조물(340) 상에 제2 층간 절연막(350)을 형성한 후, 제2 층간 절연막(350) 및 제1 층간 절연막(210)을 관통하여 소스/드레인 층(200) 상면에 접촉하는 제1 콘택 플러그(380)를 형성할 수 있다.
이후, 제1 콘택 플러그(380) 및 제2 층간 절연막(350) 상에 제3 층간 절연막(390)을 형성한 후, 제3 층간 절연막(390), 제2 층간 절연막(350) 및 캐핑 구조물(335)을 관통하여 게이트 전극 구조물(270) 상면에 접촉하는 제2 콘택 플러그(420)를 형성할 수 있다.
구체적으로, 제2 층간 절연막(350) 및 제1 층간 절연막(210)을 관통하여 소스/드레인 층(200) 상면을 노출시키는 제3 개구를 형성하고, 상기 노출된 소스/드레인 층(200) 상면, 상기 제3 개구의 측벽 및 제2 층간 절연막(350)의 상면에 제1 금속막을 형성한 후 열처리하여, 상기 노출된 소스/드레인 층(200) 상에 금속 실리사이드 패턴(205)을 형성할 수 있다. 상기 제1 금속막은 예를 들어, 니켈, 코발트, 티타늄 등을 포함할 수 있으며, 이에 따라 금속 실리사이드 패턴(205)은 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
상기 제1 금속막 중에서 미반응 부분들을 제거한 후, 금속 실리사이드 패턴(205) 상면, 상기 제3 개구의 측벽 및 제2 층간 절연막(350)의 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 상기 제3 개구의 나머지 부분을 채우는 제2 금속막을 형성한 다음, 제2 층간 절연막(350) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다. 이에 따라, 금속 실리사이드 패턴(205) 상면 및 상기 제3 개구의 측벽 상에 제1 배리어 패턴(360)이 형성될 수 있으며, 제1 배리어 패턴(360) 상에 상기 제3 개구의 나머지 부분을 채우는 제2 금속 패턴(370)이 형성될 수 있다. 이들은 함께 제1 콘택 플러그(380)를 형성할 수 있다.
또한, 제3 층간 절연막(390), 제2 층간 절연막(350) 및 캐핑 구조물(335)을 관통하여 게이트 전극 구조물(270) 상면을 노출시키는 제4 개구를 형성한 후, 게이트 전극 구조물(270) 상면, 상기 제4 개구의 측벽 및 제3 층간 절연막(390)의 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 상기 제4 개구의 나머지 부분을 채우는 제3 금속막을 형성한 다음, 제3 층간 절연막(390) 상면이 노출될 때까지 상기 제3 금속막 및 상기 제2 배리어 막을 평탄화할 수 있다. 이에 따라, 게이트 전극 구조물(270) 상면 및 상기 제4 개구의 측벽 상에 제2 배리어 패턴(400)이 형성될 수 있으며, 제2 배리어 패턴(400) 상에 상기 제4 개구의 나머지 부분을 채우는 제3 금속 패턴(410)이 형성될 수 있다. 이들은 함께 제2 콘택 플러그(420)를 형성할 수 있다.
제1 및 제2 배리어 패턴들(360, 400)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제2 및 제3 금속 패턴들(370, 410)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
전술한 바와 같이, 게이트 전극 구조물(270)을 커버하는 캐핑 패턴(315) 형성을 위한 제3 리세스(280)에 비해 얼라인 키(215) 형성을 위한 제2 개구(285)의 폭이 더 클 수 있으며, 이에 따라 제1 절연막(310)을 평탄화하여 형성되는 캐핑 패턴(315)은 제3 리세스(280)를 완전히 매립하는 반면, 역시 제1 절연막(310)을 평탄화하여 형성되는 제2 충전 패턴(317)은 제2 개구(285)는 완전히 매립하지 못할 수 있다. 하지만 예시적인 실시예들에 있어서, 제2 개구(285)의 나머지 부분을 채우는 제2 절연막(320)을 제1 절연막(310) 상에 더 형성함으로써, CMP 공정 시 얼라인 키(215)에 압력이 집중되어 빨리 연마되는 것이 방지될 수 있다.
또한, 제1 절연막(310)에 대해 높은 제1 식각 선택비를 갖는 식각 저지막(300)을 제3 리세스(280) 및 제2 개구(285) 상에 먼저 형성함으로써, 제1 절연막(310)에 대해 상기 제1 식각 선택비보다 낮은 제2 식각 선택비를 얼라인 키(215)가 상기 CMP 공정에서 연마되어 제거되지 않도록 할 수 있다.
한편, 본 발명의 개념은 게이트 전극 구조물(270)뿐만 아니라, 도전 물질을 포함하는 도전 구조물 상에 캐핑 구조물(335)을 형성하는 경우에는 모두 적용될 수 있다.
상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 제1 영역(I) 상에 형성된 게이트 전극 구조물(270), 게이트 전극 구조물(270)의 상면을 커버하는 캐핑 구조물(335), 기판(100)의 제2 영역(II) 상에 형성되고 절연 물질을 포함하는 얼라인 키(215), 및 기판(100)의 제2 영역(II) 상에 형성되어 얼라인 키(215)의 측벽을 커버하는 충전 구조물(340)을 구비할 수 있다. 이때, 캐핑 구조물(335)은 캐핑 패턴(315) 및 캐핑 패턴(315)의 저면 및 측벽을 커버하는 제1 식각 저지 패턴(305)을 포함할 수 있으며, 충전 구조물(340)은 제1 충전 패턴(325), 제1 충전 패턴(325)의 저면 및 측벽을 커버하는 제2 충전 패턴(317), 및 제2 충전 패턴(317)의 저면 및 측벽을 커버하는 제2 식각 저지 패턴(307)을 포함할 수 있다.
예시적인 실시예들에 있어서, 캐핑 패턴(315) 및 제2 충전 패턴(317)은 서로 동일한 물질, 예를 들어 실리콘 산탄화물(SiOC)을 포함할 수 있으며, 제1 및 제2 식각 저지 패턴들(305, 307)은 캐핑 패턴(315)에 대해 높은 제1 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 혹은 실리콘 탄질화물(SiCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 얼라인 키(215)는 캐핑 패턴(315)에 대해 상기 제1 식각 선택비보다 낮은 제2 식각 선택비를 갖는 물질, 예를 들어 산화물을 포함할 수 있으며, 제1 충전 패턴(325) 역시 예를 들어, 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 충전 구조물(340)의 폭은 캐핑 구조물(335)의 폭보다 클 수 있으며, 충전 구조물(340)의 저면은 얼라인 키(215)의 저면보다 낮을 수 있다.
도 21 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
상기 반도체 장치는 디램(DRAM) 장치로서, 이하에서는 상기 디램 장치의 게이트 구조물 형성 방법에 대해 설명한다.
도 21을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(500) 상부를 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우는 소자 분리 패턴(510)을 형성할 수 있다.
이에 따라, 소자 분리 패턴(510)에 의해 측벽이 둘러싸이는 액티브 영역(505)이 기판(500) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 기판(500)의 제1 영역(I)은 소자들이 형성되는 칩 영역일 수 있으며, 기판(500)의 제2 영역(II)은 상기 칩 영역을 둘러싸는 스크라이브 레인 영역일 수 있다. 이와는 달리, 기판(500)의 제1 및 제2 영역들(I, II) 모두 소자들이 형성되는 칩 영역 내에 형성될 수도 있다.
도 22를 참조하면, 액티브 영역(505) 및 소자 분리 패턴(510)의 상부를 관통하는 게이트 전극 구조물(540)을 형성할 수 있다.
게이트 전극 구조물(540)은 액티브 영역(505) 및 소자 분리 패턴(510)의 상부를 관통하는 제4 리세스를 형성하고, 상기 제4 리세스의 내벽, 액티브 영역(505) 상면, 및 소자 분리 패턴(510) 상면에 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 상기 제4 리세스를 채우는 게이트 전극막을 형성하고, 액티브 영역(505) 상면 및 소자 분리 패턴(510) 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화함으로써 형성될 수 있다.
이에 따라, 상기 제4 리세스 내에 순차적으로 적층된 게이트 절연 패턴(520) 및 게이트 전극(530)을 포함하는 게이트 전극 구조물(540)이 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극 구조물(540)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 직교하는 제2 방향을 따라 복수 개로 형성될 수 있다.
도 23을 참조하면, 게이트 전극 구조물(540)의 상부를 제거하여 제5 리세스(550)를 형성하고, 기판(500)의 제2 영역(II) 상의 소자 분리 패턴(510)을 부분적으로 제거하여 기판(500) 상면을 노출시키는 제5 개구(555)를 형성할 수 있다.
이에 따라, 기판(500)의 제2 영역(II) 상에는 얼라인 키 (515)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 리세스(550) 및 제5 개구(555)는 동일 식각 공정, 예를 들어 건식 식각 공정을 통해 동시에 형성될 수 있다. 이와는 달리, 제5 리세스(550) 및 제5 개구(555)는 서로 다른 식각 공정을 통해 순차적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제5 리세스(550)의 제3 폭(W3)은 제5 개구(555)의 제4 폭(W4)보다 작을 수 있다.
도 24를 참조하면, 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제5 리세스(550) 및 제5 개구(555)의 저면 및 측벽, 액티브 영역(505) 및 얼라인 키(515)의 상면 상에 식각 저지막(560)을 형성하고, 식각 저지막(560) 상에 제1 절연막(570) 및 제2 절연막(580)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(560)은 제5 리세스(550) 및 제5 개구(555)의 저면 및 측벽 상에 컨포멀하게 형성될 수 있고, 제1 절연막(570)은 제5 리세스(550)는 채우되 제5 개구(555)는 부분적으로 채우도록 그 저면 및 측벽 상에 형성될 수 있으며, 제2 절연막(580)은 제5 개구(555)의 나머지 부분을 채울 수 있다.
제1 절연막(570)은 절연성이 높고 식각률이 낮은 물질, 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있고, 식각 저지막(560)은 제1 절연막(570)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등과 같은 질화물을 포함할 수 있으며, 제2 절연막(580)은 갭필 특성이 우수한 물질, 예를 들어, 테오스(TEOS)와 같은 산화물을 포함할 수 있다.
도 25를 참조하면, 도 17 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한공정들을 수행할 수 있다.
즉, 제2 절연막(580) 및제1 절연막(570)을평탄화할 수 있으며, 이에 따라 제5 리세스(550) 내에는 캐핑 패턴(575)이 형성될 수 있고 제5 개구(555) 내에는 제1 충전 패턴(585), 및 이의 저면 및 측벽을 커버하는 제2 충전 패턴(577)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정을 포함할 수 있으며, 상기 CMP 공정은 식각 저지막(560) 상면이 노출될 때까지 수행될 수 있다. 상기 CMP 공정은 액티브 영역(505) 및얼라인 키(515) 상면에 각각 형성된 식각 저지막(560) 부분들을 연마 종말점으로 하여 수행될 수 있으며, 이에 따라, 얼라인 키(515)는 상기 CMP 공정에 의해 제거되지 않고 원래의 높이를 유지할 수 있다.
또한 상기 CMP 공정 시, 얼라인 키(515)를 둘러싸는 제5 개구(555)는 식각 저지막(560) 및 제1 및 제2 절연막들(570, 580)에 의해 매립되어 있으므로, 기판(500)의 제1 영역(I)에 비해 더 높은 압력이 인가되지는 않으며, 이에 따라 상기 평탄화 공정이 균일하게 수행될 수 있다.
이후, 상기 노출된 식각 저지막(560) 부분들을 제거함으로써, 제5 리세스(550) 내에 제1 식각 저지 패턴(565)이 형성될 수 있으며, 제5 개구(555) 내에 제2 식각 저지 패턴(567)이 형성될 수 있다.
상기 노출된 식각 저지막(560) 부분들은 예를 들어, 습식 식각 공정에 의해 제거될 수 있으며, 혹은 CMP 공정에 의해 제거될 수도 있다. 식각 저지막(560)은 예를 들어, 질화물을 포함할 수 있으며, 예를 들어 산화물을 포함하는 얼라인 키(515)에 대해 높은 식각 선택비를 가질 수 있다. 이에 따라, 상기 노출된 식각 저지막(560) 부분들을 제거하는 공정에서 얼라인 키(515)는 거의 제거되지 않고 원래의 높이를 유지할 수 있다.
한편, 기판(500)의 제1 영역(I) 상에 형성된 게이트 전극 구조물(540) 상면을 노출시키는 제5 리세스(550)의 저면 및 측벽 상에는 제1 식각 저지 패턴(565)이 컨포멀하게 형성될 수 있으며, 제1 식각 저지 패턴(565) 상에는 제5 리세스(550)의 나머지 부분을 채우는 캐핑 패턴(575)이 형성될 수 있다. 이들은 함께 캐핑 구조물(595)을 형성할 수 있다. 순차적으로 적층된 게이트 전극 구조물(540)과 캐핑 구조물(595)은 게이트 구조물(600)을 형성할 수 있다.
또한, 기판(500)의 제2 영역(II) 상에 형성된 얼라인 키(515)를 둘러싸며 기판(500) 상면을 노출시키는 제5 개구(555)의 저면 및 측벽 상에는 제2 식각 저지 패턴(567)이 컨포멀하게 형성될 수 있으며, 제2 식각 저지 패턴(567) 상에는 제2 충전 패턴(577)이 형성될 수 있고, 제2 충전 패턴(577) 상에는 제5 개구(555)의 나머지 부분을 채우는 제1 충전 패턴(585)이 형성될 수 있다. 이들은 함께 충전 구조물(610)을 형성할 수 있다.
이후, 상기 구조물들 상에 비트 라인, 콘택 플러그, 및 커패시터 등을 형성함으로써, 형성 당시의 높이를 유지하는 얼라인 키(515)를 사용하여 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(500)의 상부에 형성된 소자 분리 패턴(510)에 의해 기판(500)의 제1 영역(I) 상에 정의되는 액티브 영역(505), 액티브 영역(505) 및 소자 분리 패턴(510)의 상부를 관통하는 게이트 전극 구조물(540), 게이트 전극 구조물(540)의 상면을 커버하는 캐핑 구조물(595), 기판(500)의 제2 영역(II) 상에 형성되어 절연 물질을 포함하는 얼라인 키(515), 및 기판(500)의 제2 영역(II) 상에 형성되어 얼라인 키(515)의 측벽을 커버하는 충전 구조물(610)을 포함할 수 있다.
예시적인 실시예들에 있어서, 캐핑 구조물(595)는 캐핑 패턴(575) 및 캐핑 패턴(575)의 저면 및 측벽을 커버하는 제1 식각 저지 패턴(565)을 포함할 수 있으며, 충전 구조물(610)은 제1 충전 패턴(585), 제1 충전 패턴(585)의 저면 및 측벽을 커버하는 제2 충전 패턴(577), 및 제2 충전 패턴(577)의 저면 및 측벽을 커버하는 제2 식각 저지 패턴(567)을 포함할 수 있다.
전술한 반도체 장치는 도전 패턴 상부를 커버하는 캐핑막을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500: 기판 105: 액티브 핀
110, 190, 280: 제1 내지 제3 리세스
120, 510: 소자 분리 패턴 130: 더미 게이트 절연 패턴
140: 더미 게이트 전극 150: 더미 게이트 마스크
160: 더미 게이트 구조물 170: 게이트 스페이서
180: 핀 스페이서 200: 소스/드레인 층
205: 금속 실리사이드 패턴
210, 350, 390: 제1 내지 제3 층간 절연막
220: 에어 갭 230: 인터페이스 패턴
240, 520: 게이트 절연 패턴 250: 일함수 조절 패턴
260, 530: 게이트 전극 270, 540: 게이트 전극 구조물
300, 560: 식각 저지막 305, 565: 제1 식각 저지 패턴
307, 567: 제2 식각 저지 패턴 310, 570: 제1 절연막
320, 580: 제2 절연막 315, 575: 캐핑 패턴
335, 595: 캐핑 구조물 317, 577: 제2 충전 패턴
325, 585: 제1 충전 패턴 340, 610: 충전 구조물
360, 400: 제1, 제2 배리어 패턴 370, 410: 제2, 제3 금속 패턴
380, 420: 제1, 제2 콘택 플러그 505: 액티브 영역
550: 제5 리세스

Claims (10)

  1. 제1 및제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 게이트 전극 구조물
    상기 게이트 전극 구조물의 상면을 커버하고,
    캐핑 패턴 및
    상기 캐핑 패턴의 저면 및 측벽을 커버하는 제1 식각 저지 패턴을 포함하는 캐핑 구조물
    상기 기판의 제2 영역 상에 형성되고 절연 물질을 포함하는 얼라인 키 및
    상기 기판의 제2 영역 상에 형성되어 상기 얼라인 키의 측벽을 커버하고,
    제1 충전 패턴
    상기 제1 충전 패턴의 저면 및 측벽을 커버하는 제2 충전 패턴 및
    상기 제2 충전 패턴의 저면 및 측벽을 커버하는 제2 식각 저지 패턴을 포함하는 충전 구조물을 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 캐핑 패턴 및 상기 제2 충전 패턴은 서로 동일한 물질을 포함하고, 상기 제1 식각 저지 패턴 및 상기 제2 식각 저지 패턴은 서로 동일한 물질을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 캐핑 패턴 및 상기 제2 충전 패턴은 실리콘 산탄화물(SiOC)을 포함하고, 상기 제1 식각 저지 패턴 및 상기 제2 식각 저지 패턴은 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 혹은 실리콘 탄질화물(SiCN)을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 얼라인 키 및 상기 제1 충전 패턴은 산화물을 포함하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 충전 구조물의 폭은 상기 캐핑 구조물의 폭보다 큰 반도체 장치.
  6. 제 1 항에 있어서, 상기 충전 구조물의 저면은 상기 얼라인 키의 저면보다 낮은 반도체 장치.
  7. 제1 및제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 도전 구조물
    상기 구조물의 상면을 커버하고,
    실리콘 산탄화물(SiOC)을 포함하는 캐핑 패턴 및
    상기 캐핑 패턴의 저면 및 측벽을 커버하며, 상기 캐핑 패턴에 대해 제1 식각 선택비를 갖는 물질을 포함하는 제1 식각 저지 패턴을 구비하는 캐핑 구조물
    상기 기판의 제2 영역 상에 형성되고, 상기 캐핑 패턴에 대해 상기 제1 식각 선택비보다 낮은 제2 식각 선택비를 갖는 물질을 포함하는 얼라인 키 및
    상기 기판의 제2 영역 상에 형성되어 상기 얼라인 키의 측벽을 커버하고,
    제1 충전 패턴
    상기 제1 충전 패턴의 저면 및 측벽을 커버하며, 상기 캐핑 패턴과 동일한 물질을 포함하는 제2 충전 패턴 및
    상기 제2 충전 패턴의 저면 및 측벽을 커버하며, 상기 제1 식각 저지 패턴과 동일한 물질을 포함하는 제2 식각 저지 패턴을 구비하는 충전 구조물을 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 식각 저지 패턴 및 상기 제2 식각 저지 패턴은 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 혹은 실리콘 탄질화물(SiCN)을 포함하는 반도체 장치.
  9. 기판 상에 형성된 소자 분리 패턴에 의해 상기 기판 상에 정의되는 액티브 영역
    상기 액티브 영역 및 상기 소자 분리 패턴 상에 형성된 게이트 전극 구조물
    상기 게이트 전극 구조물의 상면을 커버하고,
    실리콘 산탄화물(SiOC)을 포함하는 캐핑 패턴 및
    상기 캐핑 패턴의 저면 및 측벽을 커버하며, 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 혹은 실리콘 탄질화물(SiCN)을 포함하는 식각 저지 패턴을 구비하는 캐핑 구조물
    상기 게이트 전극 구조물에 인접한 상기 액티브 영역 상에 형성된 소스/드레인 층 및
    상기 소스/드레인 층 상면에 접촉하는 콘택 플러그를 포함하며,
    상기 콘택 플러그의 상면은 상기 식각 저지 패턴의 상면보다 높게 형성된 반도체 장치.
  10. 제 9 항에 있어서, 상기 게이트 전극 구조물의 측벽을 커버하는 게이트 스페이서를 더 포함하며,
    상기 캐핑 구조물은 상기 게이트 전극 구조물의 상면 및 상기 게이트 스페이서의 상면을 커버하는 반도체 장치.
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