KR20140024634A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 준비하는 것, 상기 반도체 기판 상에 트렌치를 포함하는 절연 패턴들을 형성하는 것, 상기 절연 패턴들 상에 상기 트렌치의 내벽을 덮는 금속막을 컨포말하게 형성하는 것, 상기 금속막 상면에 보호막을 컨포말하게 형성하는 것, 상기 보호막이 형성된 상기 반도체 기판 상에 음의 전하의 연마 입자들을 갖는 슬러리를 제공하며, 상기 슬러리를 이용하여 상기 절연 패턴들의 상면이 노출되도록 상기 보호막 및 상기 금속막에 대해 화학적 기계적 연마 공정을 수행하는 것, 및 상기 화학적 기계적 연마공정에 의해서 상기 트렌치에 금속 패턴 및 보호 패턴이 형성되는 것을 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 향상된 화학적 기계적 연마 방법을 이용한 반도체 소자에 관한 것이다.
반도체 소자를 제조하는데 있어서 기판 상에 형성된 특정한 막에서의 단차를 제거하기 위한 평탄화 기술로서 화학적 기계적 연마(Chemical mechanical polishing; CMP) 공정이 이용되고 있다. 즉, 화학적 기계적 연마 공정은 가공하고자 하는 웨이퍼의 표면과 연마패드를 접촉시킨 상태에서 슬러리를 이들의 접촉부위에 공급하면서 웨이퍼와 연마패드를 상대적으로 이동시켜 웨이퍼의 요철 표면을 화학적으로 반응시키는 동시에 기계적으로 제거하여 평탄화시키는 광역 평탄화 기술이다. 특히, 화학적 기계적 연마 공정은 최근에 STI(Shallow Trench Isolation) 공정에서의 트렌치 매립 산화막 식각, 자기 정렬 콘택(self-aligned contact) 공정에서의 폴리 실리콘막 식각, 및 금속 배선 공정에서의 금속막 식각 공정등에서 이용되고 있으며, 점차 그 이용 분야가 확대되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 준비하는 것, 상기 반도체 기판 상에 트렌치를 포함하는 절연 패턴들을 형성하는 것, 상기 절연 패턴들 상에 상기 트렌치의 내벽을 덮는 금속막을 컨포말하게 형성하는 것, 상기 금속막 상면에 보호막을 컨포말하게 형성하는 것, 상기 보호막이 형성된 상기 반도체 기판 상에 음의 전하의 연마 입자들을 갖는 슬러리를 제공하며, 상기 슬러리를 이용하여 상기 절연 패턴들의 상면이 노출되도록 상기 보호막 및 상기 금속막에 대해 화학적 기계적 연마 공정을 수행하는 것, 및 상기 화학적 기계적 연마공정에 의해서 상기 트렌치에 금속 패턴 및 보호 패턴이 형성되는 것을 포함한다.
상기 슬러리는 1 내지 4의 PH 범위를 가지며, 상기 슬러리에 의해서 상기 보호막은 음의 전하를 가질 수 있다.
상기 보호막은 실리콘 산화막 또는 티타튬 산화막일 수 있다.
상기 슬러리는 1 내지 4의 PH 범위를 가지며, 상기 슬러리에 의해서 상기 보호막은 양의 전하를 가질 수 있다.
상기 보호막은 실리콘 질화막 또는 알루미늄 산화막일 수 있다.
상기 화학적 기계적 연마 후에, 상기 보호 패턴을 제거하는 것을 더 포함할 수 있다.
상기 연마 입자들은 실리카일 수 있다.
상기 금속막은 텅스텐, 알루미늄, 구리 및 이들의 합금 중 어느 하나를 포함할 수 있다.
상기 금속막의 두께는 상기 트렌치의 폭의 1/2보다 작을 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 콘택홀과 상기 콘택홀의 폭보다 넓은 폭을 갖는 포토 정렬키 트렌치를 갖는 절연 패턴을 형성하는 것, 상기 절연 패턴 상에 상기 콘택홀을 채우며 상기 포토 정렬키 트렌치의 내벽을 덮는 금속 플러그막을 형성하는 것, 상기 금속 플러그막의 상면에 보호막을 컨포말하게 형성하는 것, 및 상기 보호막 표면에 전하를 띄는 슬러리를 제공하면서, 상기 절연 패턴의 상면이 노출되도록 상기 보호막 및 상기 금속 플러그막에 대해 화학적 기계적 연마 공정하는 것을 포함하되, 상기 보호막은 상기 슬러리에 의해 상기 연마입자와 동일한 극성의 전하를 띄는 물질로 형성된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, 금속 플러그막이 형성된 포토 정렬키 트렌치에 보호막을 컨포말하게 형성할 수 있다. 상기 금속 플러그막 및 상기 보호막에 대해 화학적 기계적 연마 공정을 수행할 때, 상기 보호막은 음의 전하를 띄어 음의 전하를 갖는 연마 입자를 포함하는 슬러리 사이에 척력이 작용하여 상기 포토 정렬키 트렌치 내에 상기 연마 입자와 같은 이물질이 흡착되는 것을 방지할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 따르면, 상기 보호막은 양의 전하를 띄며, 상기 금속 플러그막과 식각 선택비를 가질 수 있다. 상기 금속 플러그막 및 상기 보호막에 대해 화학적 기계적 연마 공정을 수행할 때, 상기 슬러리에 포함된 상기 연마 입자들은 상기 포토 정렬키 트렌치 내에 흡착될 수 있다. 이에 따라, 상기 포토 정렬키 트렌치 내에 형성된 상기 보호 패턴을 제거하여, 상기 포토 정렬키 트렌치 내에 형성된 금속 패턴의 손상 없이 상기 포토 정렬키 트렌치에 형성된 상기 이물질을 제거할 수 있다.
도 1a는 반도체 소자 제조용 웨이퍼를 도시한 평면도이다.
도 1b는 도 1a에서 A를 확대 도시한 평면도이다.
도 1c는 포토 정렬 키들의 모양을 나타낸 평면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1b는 도 1a에서 A를 확대 도시한 평면도이다.
도 1c는 포토 정렬 키들의 모양을 나타낸 평면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 반도체 소자 제조용 웨이퍼를 도시한 평면도이다. 도 1b는 도 1a에서 A를 확대 도시한 평면도이다. 도 1c는 포토 정렬 키들의 모양을 나타낸 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체 웨이퍼(1000)는 상기 반도체 웨이퍼(1000) 상에 복수 개로 정렬된 반도체 칩들(11)과 상기 반도체 칩들(11) 사이에 스크라이빙 라인(13)을 포함할 수 있다. 상기 반도체 칩들(11)은 수동 소자, 능동 소자 또는 집적 회로가 만들어진 개개의 반도체 소자일 수 있다. 상기 스크라이빙 라인(13)은 상기 반도체 칩들(11)의 제조 공정이 완료된 후, 상기 반도체 웨이퍼(1000)를 절단하여 각각의 반도체 칩들(11)로 분리하기 위해 필요한 영역일 수 있다. 상기 스크라이빙 라인(13)에는 테스트 소자 그룹(미도시), X축 및 Y축 포토 정렬 키들(15a, 15b) 이 형성될 수 있다.
도 1c를 참조하면, 상기 X축 및 Y축 포토 정렬 키들(15a, 15b)은 다양한 모양의 패턴들(K1, K2, K3)로 이루어질 수 있다. 상기 X축 및 Y축 포토 정렬 키들(15a, 15b)은 사용 목적에 따라 로컬 정렬키, 글로벌 정렬키, 레지스트레이션 정렬키, 오버레이 정렬키 및 측정키 등의 정렬 키들일 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 장벽막(104) 및 절연막(106)이 차례로 형성될 수 있다.
상기 반도체 기판(100)은 반도체 칩 영역(11)과 스크라이빙 영역(13)을 포함할 수 있다. 상기 반도체 기판(100)은 실리콘(Si), 실리콘 산화물(예를 들어, SiOH), 또는 층간 절연막(inter layer dielectric)과 같은 절연막을 포함할 수 있다. 상기 반도체 칩 영역(11)에는 수동 소자, 능동 소자, 또는 집적 회로가 만들어진 개개의 반도체 소자가 형성될 수 있다. 상기 스크라이빙 영역(13)에는 테스트 소자 또는 포토 정렬키가 형성될 수 있다.
상기 반도체 칩 영역(11)의 반도체 기판(100)은 하부 도전 패턴(102)을 포함할 수 있다. 상기 하부 도전 패턴(102)은 하부 배선일 수 있다. 상기 하부 도전 패턴(102)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 또는 이들의 합금으로 이루어진 물질로 형성될 수 있다.
상기 반도체 기판(100) 상에 형성된 상기 장벽막(104)은 식각 정지막, 화학 기계적 연마 저지막, 불순물 차단막(impurity blocking layer)일 수 있다. 상기 장벽막(104)이 식각 저지막 또는 화학 계계적 연막 저지막일 경우, 상기 장벽막(104)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 상기 장벽막(104)이 불순물 차단막(impurity blocking layer)일 경우, 상기 장벽막(104)은 예를 들어, 실리콘 질화막(SiN), 알루미늄 산화막(Al2O3), 탄탈륨막(Ta), 탄탈륨 질화막(TaN), 티타늄막(Ti), 티타늄 질화막(TiN), 코발트막(Co), 루테늄막(Ru), 또는 니켈막(Ni)일 수 있다.
상기 장벽막(104) 상에 형성된 상기 절연막(106)은 상기 장벽막(104)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 장벽막(104)이 질화막일 경우, 상기 절연막(106)은 산화막일 수 있다. 상세하게, 상기 절연막(106)은 예를 들어, 실리콘 산화막일 수 있다.
도 2b를 참조하면, 상기 절연막(106)과 상기 장벽막(104)을 패터닝하여 상기 반도체 칩 영역(11)에서는 콘택홀들(112)이 형성될 수 있고, 상기 스크라이빙 영역(13)에서는 포토 정렬 키 트렌치(114)가 형성될 수 있다.
상세하게, 상기 절연막(106) 상에 포토 마스크 패턴(미도시)을 형성하고, 상기 포토 마스크 패턴에 노출된 상기 절연막(106) 및 상기 장벽막(104)을 이방성 식각할 수 있다. 이에 따라, 상기 반도체 칩 영역(11)에는 상기 콘택홀들(112)을 갖는 제 1 장벽 패턴들(104a) 및 제 1 절연 패턴들(106a)이 형성될 수 있고, 상기 스크라이빙 영역(13)에는 상기 포토 정렬키 트렌치(114)를 갖는 제 2 장벽 패턴들(104b) 및 제 2 절연 패턴들(106b)이 형성될 수 있다.
상기 콘택홀들(112)은 상기 도전 패턴(102)의 상면이 노출되도록 형성될 수 있다. 상기 포토 정렬키 트렌치(114)는 상기 반도체 기판(100)의 상면을 노출시킬 수 있고, 상기 반도체 기판(100)의 상면을 리세스하여 형성될 수 있다. 상기 포토 정렬키 트렌치(114)의 폭(W2)은 상기 콘택홀들(112)의 폭(W1)보다 넓을 수 있다. 상기 포토 정렬키 트렌치(114)의 폭은 약 수 μm 내지 약 수십 μm일 수 있다.
도 2c를 참조하면, 상기 반도체 기판(100)에 형성된 상기 제 1 및 제 2 절연 패턴들(106a, 106b) 상에 확산 방지막(121)이 형성될 수 있다.
상세하게, 상기 확산 방지막(121)은 상기 콘택홀들(112)의 내벽, 상기 포토 정렬키 트렌치(114)의 내벽과 상기 콘택홀들(112) 및 상기 포토 정렬키 트렌치(114) 측벽과 연장된 상기 제 1 및 제 2 절연 패턴들(106a, 106b)의 상면을 덮도록 콘포말(conformal)하게 형성될 수 있다. 이에 따라, 확산 방지막(121)은 상기 반도체 칩 영역(11)에서 노출된 상기 도전 패턴(102)의 상면 및 상기 스크라이빙 영역(13)에서 노출된 상기 반도체 기판(100)의 상면을 덮을 수 있다. 상기 확산 방지막(121)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 또는 원자층증착(Atomic Layer Deposition; ALD) 방법으로 형성될 수 있다. 상기 확산 방지막(121)은 예를 들어, 탄탈륨막(Ta), 질화 탄탈륨막(TaN), 티타늄막(Ti), 질화 티타늄막(TiN), 코발트막(Co), 루테늄막(Ru), 또는 니켈막(Ni)일 수 있다.
상기 확산 방지막(121)이 형성된 상기 콘택홀들(112)과 상기 포토 정렬키 트렌치(114)에 금속 플러그막(123)이 형성될 수 있다.
상기 금속 플러그막(123)은 상기 콘택홀들(112)을 완전히 채우도록 형성될 수 있다. 이에 반해, 상기 콘택홀들(112)보다 폭이 넓은 상기 포토 정렬키 트렌치(114)에는 상기 금속 플러그막(123)이 상기 포토 정렬키 트렌치(112) 내에 형성된 상기 확산 방지막(121)을 덮도록 컨포말(conformal)하게 형성될 수 있다. 상기 금속 플러그막(123)은 물리기상증착(Physical Vapor Dposition), 화학기상증착(Chemical Vapor Deposition; CVD), 또는 원자층증착(Atomic Layer Deposition; ALD) 방법으로 형성될 수 있다. 상기 금속 플러그막(123)은 예를 들어, 텅스텐막(W), 알루미늄막(Al), 구리막(Cu)과 및 이들의 합금 중 어느 하나를 포함할 수 있다.
도 2d를 참조하면, 상기 금속 플러그막(123)이 형성된 상기 반도체 기판(100) 상에 보호막(127)이 형성될 수 있다.
상세하게, 상기 보호막(127)은 상기 금속 플러그막(123)의 상면을 완전히 덮도록 형성될 수 있다. 이에 따라, 상기 보호막(127)은 스크라이빙 영역(13)에 형성된 상기 금속 플러그막(123)의 내벽을 컨포말(conformal)하게 덮도록 형성될 수 있다. 상기 보호막(127)은 수 Å내지 수십 Å 두께를 갖도록 형성될 수 있다. 상기 보호막(127)은 상기 포토 정렬키 트렌치(114)의 일부분을 채울 수 있다. 즉, 상기 포토 정렬키 트렌치(114)의 폭은 상기 확산 방지막(121), 상기 금속 플러그막(123), 및 상기 보호막(127)의 증착 두께의 두배의 합보다 넓을 수 있다. 상기 보호막(127)은 후속 공정에서 진행되는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 사용되는 슬러리(Slurry)의 PH에 의해서 음의 제타 포텐셜(Zeta Potential) 값을 갖는 물질로 형성될 수 있다. 상세하게, 상기 보호막(127)은 PH가 산성인 상기 슬러리와 접촉될 경우, 음의 전하를 갖는 물질로 형성될 수 있다. 이때, 상기 슬러리의 PH는 약 1 내지 약 4의 범위를 가질 수 있다. 바람직하게, 상기 슬러리의 PH는 약 2 내지 약 3의 범위를 가질 수 있다. 이러한 경우, 상기 보호막(127)은 예를 들어, 실리콘 산화막(SiO2) 또는 티타늄 산화막(TiO2) 일 수 있다. 상기 금속 플러그막(123)은 PH가 산성인 상기 슬러리와 접촉될 경우, 양의 전하를 가질 수 있다.
도 2e를 참조하면, 상기 보호막(127)이 형성된 상기 반도체 기판(100) 상에 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)을 수행할 수 있다.
상세하게, 상기 제 1 및 제 2 절연 패턴들(106a, 106b)의 상면이 노출되도록 상기 보호막(127) 및 상기 금속 플러그막(123)에 대해 화학적 기계적 연마 공정이 수행될 수 있다. 이에 따라, 상기 반도체 칩 영역(11) 및 상기 스크라이빙 영역(13)에서, 상기 제 1 및 제 2 절연 패턴들(106a, 106b) 상에 형성된 상기 확산 방지막(121), 상기 금속 플러그막(123) 및 상기 보호막(127)이 제거될 수 있다. 따라서, 상기 반도체 칩 영역(11)에서 상기 보호막(127)이 완전히 제거될 수 있고, 상기 콘택홀들(112)의 내벽을 덮는 제 1 확산 방지 패턴(121a) 및 상기 콘택홀들(112)을 채우는 금속 플러그들(123a)이 형성될 수 있다. 상기 스크라이빙 영역(13)에는 상기 포토 정렬키 트렌치(114)의 내벽을 덮는 제 2 확산 방지 패턴(121b), 금속 패턴(123b), 및 보호 패턴(127b)이 형성될 수 있다.
화학적 기계적 연마 공정(CMP)은 연마입자와 화학물질이 포함된 슬러리를 이용하여 연마하고자 하는 물질에 화학적 연마와 기계적 연마를 수행하는 평탄화 공정이다. 텅스텐(W)막, 알루미늄(Al)막, 및 구리(Cu)막과 같은 금속막을 연마하기 위한 상기 슬러리는 연마입자, 산화제, PH조절제를 포함할 수 있다. 상기 연마입자는 실리카(Si) 입자 또는 알루미나(Al) 입자일 수 있다. 상기 산화제는 금속막의 표면을 산화시키며, 예를 들어, 과산화 수소, 질산철, 또는 과황산일 수 있다. 상기 PH 조절제는 금속 물질의 연마특성을 향상시키기 위해 상기 슬러리의 PH를 조절할 수 있다. 상기 PH 조절제는 약 PH 1 내지 약 PH 4인 산성 용액일 수 있다. 상기 PH 조절제는 예를 들어, 황산, 질산, 염산, 인산, 초산, 말론산, 글루코산, 또는 시트르산과 같은 산성 용액일 수 있다.
상기 금속막은 상기 산화제와 화학적인 반응을 일으켜 상기 금속막의 표면에 금속 산화막을 형성할 수 있다. 상기 금속 산화막은 상기 금속 물질의 최상부에 형성되며, 상기 연마 입자에 의한 연마공정에 의하여 연삭되어 기계적으로 제거될 수 있다. 이러한 메커니즘이 반복되어 상기 금속막의 평탄화 공정이 수행될 수 있다.
상기 연마입자와 상기 금속막의 표면은 상기 슬러리의 PH에 의하여 전기적인 전하를 가질 수 있다. 이를 제타 포텐셜(Zeta potential) 값으로 나타낼 수 있다. 상기 슬러리의 PH가 산성(예를 들어, PH의 범위가 약 1 내지 약 4)일 경우, 상기 연마입자들 중에 상기 실리카 입자는 음의 제타 포텐셜 값을 가질 수 있고, 상기 알루미나 입자는 양의 제타 포텐셜 값을 가질 수 있다. 상기 금속막은 슬러리의 PH가 산성(예를 들어, PH의 범위가 약 1 내지 약 4)일 경우, 양의 제타 포텐셜 값을 가질 수 있다. 그리고, 반도체 기판(100)은 산성 및 염기성의 PH 영역에서 음의 제타 포텐셜 값을 가질 수 있다. 이에 따라, 상기 연마입자가 상기 실리카 입자일 경우, 상기 실리카 입자는 상기 금속막과 반대 극성의 제타 포텐셜 값을 갖기 때문에 화학적 기계적 평탄화 공정 시, 상기 실리카 입자와 상기 금속막 사이에 인력이 작용하게 된다.
그리하여, 상기 반도체 칩 영역(11) 및 상기 스크라이빙 영역(13)에 화학적 기계적 연마 공정 동안, 상기 포토 정렬키 트렌치(114) 내에 형성된 양의 전하를 띄는 상기 금속 패턴(123b) 표면에 상기 음의 전하를 띄는 상기 실리카 입자들(129) 및 상기 금속 산화물 입자들(미도시)과 같은 이물질이 달라붙을 수 있다. 이러한 경우, 상기 포토 정렬키 트렌치(114)를 이용한 포토 정렬 시 반도체 기판이 정확한 위치에 놓이지 못하여 지정된 위치의 후속 박막 패턴이 형성되지 못할 수 있다. 또한, 상기 이물질을 제거하기 위하여 화학적 습식 클리닝 공정을 수행할 경우 상기 제 1 및 상기 제 2 절연 패턴들(106a, 106b)이 식각될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 상기 금속 플러그 패턴(123b) 상에 상기 보호 패턴(127b)을 형성할 수 있다. 상기 CMP공정 시 연마 입자들과 동일한 극성의 전하를 띠는 물질로 형성되어 상기 금속막 표면의 전하와 상기 연마 입자들의 표면 전하간의 인력이 발생하는 것을 방지할 수 있다. 상기 보호 패턴(127b)은 PH가 산성인 상기 슬러리와 접촉될 때 음의 전하를 띌 수 있다. 이에 따라, 화학적 기계적 평탄화 공정 후에 상기 포토 정렬키 트렌치(114)에 형성된 상기 보호 패턴(127b)은 음의 전하를 띄기 때문에 음의 전하를 갖는 상기 실리카 입자들(129)과 척력이 발생할 수 있다. 따라서, 상기 포토 정렬키 트렌치(114) 내에 상기 실리카 입자들(129) 및 상기 금속 산화물 입자들(미도시)과 같은 이물질이 흡착되지 않아 상기 이물질을 제거하기 위한 화학적 습식 클리닝 공정 없이 상기 포토 정렬키 트렌치(114) 내에 금속 패턴(123b) 및 보호 패턴(127b)이 형성될 수 있다.
다른 실시예에 따르면, 상기 포토 정렬키 트렌치(114)의 폭이 약 1μm미만일 경우, 상기 실리카 입자들(129)과 상기 보호 패턴(127b)이 동일 극성의 전하를 가짐에도 불구하고, 상기 실리카 입자들(129) 및 상기 금속 산화물 입자들(미도시)과 같은 이물질이 상기 포토 정렬키 트렌치(114)내에 형성될 수 있다. 이에 따라, 상기 CMP 후에 상기 보호 패턴(127b)을 제거하여 상기 포토 정렬키 트렌치(114) 내에 형성된 상기 이물질을 제거할 수 있다. 즉, 상기 금속 패턴(123b) 표면에 이물질이 잔류하는 것을 방지할 수 있다. 상기 보호막(127)은 화학적 습식 클리닝(Chemical wetting cleaning) 공정에 의해 제거될 수 있고, 금속 플러그들(123a) 상에 자연 산화로 형성된 금속 산화막(미도시)을 제거하는 공정 시 동시에 제거될 수 있다.
상기 반도체 칩 영역(11)에는 화학적 기계적 연마 공정에 의해서 상기 반도체 기판(100) 상면 및 상기 금속 플러그들(123a) 상면이 노출될 수 있다. 하지만, 상기 반도체 기판(100)의 상면은 음의 전하를 띄기 때문에, 상기 금속 플러그들(123) 상에 이물질이 형성되지 않는다.
도 2f를 참조하면, 상기 금속 플러그들(123a) 및 상기 금속 패턴(123b)이 형성된 상기 반도체 기판(100) 상에 상부 금속막(131)을 형성할 수 있다.
상기 상부 전극막(131)은 상기 반도체 칩 영역(11)에서 상기 금속 플러그들(123a)의 상면을 완전히 덮도록 형성될 수 있고, 상기 스크라이빙 영역(13)에서 상기 포토 정렬키 트렌치(114)를 완전히 채우도록 형성될 수 있다. 상기 상부 전극막(131)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 또는 이들의 합금으로 이루어진 물질로 형성될 수 있다. 상부 금속막(131)은 상부 배선일 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 중복되는 일 실시예의 도 2a 내지 도 2c에 참조하여 설명된 제조 방법에 대해서 생략될 수 있다. 또한 도 3a 내지 도 3c에 도시된 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3a를 참조하면, 금속 플러그막(123)이 형성된 반도체 기판(100) 상에 보호막(227)이 형성될 수 있다.
상세하게, 상기 보호막(227)은 상기 금속 플러그막(123)의 상면을 완전히 덮도록 형성될 수 있다. 이에 따라, 상기 보호막(227)은 스크라이빙 영역(13)에 형성된 상기 금속 플러그막(123)의 내벽을 컨포말(conformal)하게 덮도록 형성될 수 있다. 상기 보호막(227)은 수 Å내지 수십 Å 두께를 갖도록 형성될 수 있다. 포토 정렬키 트렌치(114)는 상기 보호막(227)에 의해 채워지지 않을 수 있다. 이와 다르게, 상기 포토 정렬키 트렌치(114)는 상기 보호막(227)에 의해 채워질 수 있다. 상기 보호막(227)이 PH가 산성인 상기 슬러리와 접촉될 경우, 양의 전하를 갖는 물질로 형성될 수 있다. 이때, 상기 슬러리의 PH는 약 1 내지 약 4의 범위를 가질 수 있다. 바람직하게, 상기 슬러리의 PH는 약 2 내지 약 3의 범위를 가질 수 있다.
상기 보호막(227)은 후속 공정에서 진행되는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 사용되는 슬러리(Slurry)에 포함된 연마입자의 제타 포텐셜(Zeta Potential) 값과 반대 극성의 제타 포텐셜 값을 갖는 물질로 형성될 수 있다. 상세하게, 상기 보호막(227)은 PH가 산성인 상기 슬러리와 접촉될 경우, 양의 전하를 갖는 물질로 형성될 수 있다. 이때, 상기 슬러리의 PH는 약 1 내지 약 4의 범위를 가질 수 있다. 바람직하게, 상기 슬러리의 PH는 약 2 내지 약 3의 범위를 가질 수 있다. 이러한 경우, 상기 보호막(227)은 예를 들어, 실리콘 질화막(Si3N4) 또는 알루미늄 산화막(Al2O3)일 수 있다. 상기 보호막(227)은 상기 금속 플러그막(127)과 식각 선택비가 다른 물질로 형성될 수 있다. 보다 상세한 내용은 도 3b 및 도 3c에서 설명될 수 있다.
도 3b를 참조하면, 상기 보호막(227)이 형성된 상기 반도체 기판(100) 상에 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)을 수행할 수 있다.
상세하게, 상기 제 1 및 제 2 절연 패턴들(106a, 106b)의 상면이 노출되도록 상기 보호막(227) 및 상기 금속 플러그막(123)에 대해 화학적 기계적 연마 공정이 수행될 수 있다. 이에 따라, 상기 반도체 칩 영역(11) 및 상기 스크라이빙 영역(13)에서, 상기 제 1 및 제 2 절연 패턴들(106a, 106b) 상에 형성된 상기 확산 방지막(121), 상기 금속 플러그막(123) 및 상기 보호막(227)이 제거될 수 있다. 따라서, 상기 반도체 칩 영역(11)에는 상기 보호막(227)이 완전히 제거될 수 있고, 상기 콘택홀들(112)의 내벽을 덮는 제 1 확산 방지 패턴(121a) 및 상기 콘택홀들(112)을 채우는 금속 플러그들(123a)이 형성될 수 있다. 상기 스크라이빙 영역(13)에는 상기 포토 정렬키 트렌치(114) 내에 상기 포토 정렬키 트렌치(114)의 내벽을 덮는 제 2 확산 방지 패턴(121b), 금속 패턴(123b), 및 보호 패턴(227b)이 차례로 형성될 수 있다.
상기 슬러리의 PH가 산성(예를 들어, PH의 범위가 약 1 내지 약 4)일 경우, 상기 슬러리에 포함되어 있는 실리카 입자들(129)은 음의 전하를 가질 수 있다. 이에 따라, 상기 화학적 기계적 연마 공정 동안 상기 실리카 입자들(129)은 양의 전하를 띄는 상기 보호 패턴(227b)의 표면에 흡착될 수 있다. 따라서, 상기 스크라이빙 영역(13)에 형성된 상기 포토 정렬키 트렌치(114) 내에 상기 실리카 입자들(129) 및 금속 산화물 입자들(미도시)이 흡착될 수 있다.
도 3c를 참조하면, 상기 실리카 입자들(129) 및 상기 금속 산화물 입자들(미도시)이 흡착된 상기 보호 패턴(227b)을 제거할 수 있다.
상기 보호 패턴(227b)은 화학적 습식 클리닝(Chemical wetting cleaning) 공정을 수행하여 제거될 수 있다. 상기 화학적 습식 클리닝 공정 시, 상기 보호 패턴(227b)과 식각 선택비가 다른 상기 금속 패턴(123b)은 제거되지 않는다. 이에 따라, 상기 포토 정렬키 트렌치(114) 내에 형성된 상기 실리카 입자들(129)과 상기 금속 산화물 입자들(미도시)과 같은 이물질이 제거될 수 있다.
도 3d를 참조하면, 상기 금속 플러그들(123a) 및 상기 금속 패턴(123b)이 형성된 상기 반도체 기판(100) 상에 상부 금속막(131)을 형성할 수 있다.
상기 상부 전극막(131)은 상기 반도체 칩 영역(11)에서 상기 금속 플러그들(123a)의 상면을 완전히 덮도록 형성될 수 있고, 상기 스크라이빙 영역(13)에서 상기 포토 정렬키 트렌치(114)를 완전히 채우도록 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 칩 영역
13: 스크라이빙 영역
100: 반도체 기판
104: 장벽막
106: 절연막
112: 콘택홀들
114: 포토 정렬 키 트렌치
121: 확산 방지막
123: 금속 플러그막
127: 보호막
129: 실리카 입자들
13: 스크라이빙 영역
100: 반도체 기판
104: 장벽막
106: 절연막
112: 콘택홀들
114: 포토 정렬 키 트렌치
121: 확산 방지막
123: 금속 플러그막
127: 보호막
129: 실리카 입자들
Claims (10)
- 반도체 기판을 준비하는 것;
상기 반도체 기판 상에 트렌치를 포함하는 절연 패턴들을 형성하는 것;
상기 절연 패턴들 상에 상기 트렌치의 내벽을 덮는 금속막을 컨포말하게 형성하는 것;
상기 금속막 상면에 보호막을 컨포말하게 형성하는 것;
상기 보호막이 형성된 상기 반도체 기판 상에 음의 전하의 연마 입자들을 갖는 슬러리를 제공하며, 상기 슬러리를 이용하여 상기 절연 패턴들의 상면이 노출되도록 상기 보호막 및 상기 금속막에 대해 화학적 기계적 연마 공정을 수행하는 것; 및
상기 화학적 기계적 연마공정에 의해서 상기 트렌치에 금속 패턴 및 보호 패턴이 형성되는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 슬러리는 1 내지 4의 PH 범위를 가지며, 상기 슬러리에 의해서 상기 보호막은 음의 전하를 갖는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 보호막은 실리콘 산화막 또는 티타늄 산화막인 반도체 소자의 제조 방법 - 제 1 항에 있어서,
상기 슬러리는 1 내지 4의 PH 범위를 가지며, 상기 슬러리에 의해서 상기 보호막은 양의 전하를 갖는 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 보호막은 실리콘 질화막 또는 알루미늄 산화막인 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 화학적 기계적 연마 후에, 상기 보호 패턴을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 연마 입자들은 실리카인 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 금속막은 텅스텐, 알루미늄, 구리 및 이들의 합금 중 어느 하나를 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 금속막의 두께는 상기 트렌치의 폭의 1/2보다 작은 반도체 소자의 제조 방법. - 상기 반도체 기판 상에 콘택홀과 상기 콘택홀의 폭보다 넓은 폭을 갖는
포토 정렬키 트렌치를 갖는 절연 패턴을 형성하는 것;
상기 절연 패턴 상에 상기 콘택홀을 채우며 상기 포토 정렬키 트렌치의 내벽을 덮는 금속 플러그막을 형성하는 것;
상기 금속 플러그막의 상면에 보호막을 컨포말하게 형성하는 것; 및
상기 보호막 표면에 전하를 띄는 슬러리를 제공하면서, 상기 절연 패턴의 상면이 노출되도록 상기 보호막 및 상기 금속 플러그막에 대해 화학적 기계적 연마 공정하는 것을 포함하되,
상기 보호막은 상기 슬러리에 의해 상기 연마입자와 동일한 극성의 전하를 띄는 물질로 형성되는 반도체 소자의 제조 방법.
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