KR102077150B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 하부 구조체 상에 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 제1 마스크 막을 형성하는 것, 상기 주변회로 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 키 마스크 패턴들을 형성하는 것을 포함한다. 상기 층간 절연막에 대한 상기 제1 마스크 패턴들의 식각 선택성은 상기 층간 절연막에 대한 상기 키 마스크 패턴들의 식각 선택성보다 크다.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 캐패시터를 포함하는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)가 이용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 공정 마진이 향상된 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 하부 구조체 상에 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 제1 마스크 막을 형성하는 것, 상기 주변회로 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 키 마스크 패턴들을 형성하는 것을 포함하되, 상기 층간 절연막에 대한 상기 제1 마스크 패턴들의 식각 선택성은 상기 층간 절연막에 대한 상기 키 마스크 패턴들의 식각 선택성보다 클 수 있다.
일 실시예에 따르면, 상기 키 마스크 패턴들을 형성하는 것은, 상기 제1 마스크 막 상에 상기 트렌치들을 채우는 제2 마스크 막을 형성하는 것, 및 상기 제1 마스크 막이 노출될 때까지 상기 제2 마스크 막을 평탄화하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 키 마스크 패턴들의 광 투과율은 상기 제1 마스크 막의 광 투과율보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 마스크 막은 금속막을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 마스크 막은 Al, Sc, Ti, Cr, Ni, Cu, Zn, Zr, Mo, Ru, Hf, Ta, W, Pt, La, 또는 이들의 합금을 포함할 수 있다.
일 실시예에 따르면, 상기 키 마스크 패턴들은 실리콘막을 이용하여 형성될 수 있다.
일 실시예에 따르면, 상기 키 마스크 패턴들은 불순물이 도핑된 실리콘막을 이용하여 형성될 수 있다.
일 실시예에 따르면, 상기 트렌치들을 형성하는 것은, 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막의 상면을 노출하는 제1 부분들을 형성하는 것, 및 상기 제1 부분들에 의해 노출된 상기 층간 절연막의 상부를 식각하여 제2 부분들을 형성하는 것을 포함하고, 상기 트렌치들의 바닥면의 높이는 상기 제1 마스크 막의 하면의 높이보다 낮게 형성될 수 있다.
일 실시예에 따르면, 상기 키 마스크 패턴들의 두께는 상기 제1 마스크 막의 두께보다 두꺼울 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 주변회로 영역의 상기 하부 구조체에 얼라인먼트 키(alignment key) 및 제1 오버레이 키(first overlay key)를 형성하는 것을 더 포함하되, 상기 트렌치들을 형성하는 것은, 상기 얼라인먼트 키 및 상기 제1 오버레이 키에 수직적으로 중첩되는 영역에서 상기 제1 마스크 막을 제거하는 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 주변회로 영역의 상기 하부 구조체에 얼라인먼트 키(alignment key) 및 제1 오버레이 키(first overlay key)를 형성하는 것을 더 포함하되, 상기 키 마스크 패턴들은 상기 얼라인먼트 키 및 상기 제1 오버레이 키와 수직적으로 중첩되도록 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 키 마스크 패턴들 상에 제2 오버레이 키(second overlay key)를 형성하는 것을 더 포함하되, 상기 제2 오버레이 키는 상기 키 마스크 패턴들을 통하여 상기 제1 오버레이 키와 수직적으로 중첩할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 키 마스크 패턴들을 형성한 후, 상기 셀 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 개구부들을 갖는 제1 마스크 패턴들을 형성하는 것, 상기 제1 마스크 패턴들을 식각 마스크로 상기 층간 절연막을 식각하여 상기 하부 구조체를 노출하는 홀들을 형성하는 것, 및 상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 제거하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 홀들을 형성하는 것은, 상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 층간 절연막을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 제거하는 것은, 상기 홀들을 채우는 희생 패턴들을 형성하는 것, 상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 식각하여, 상기 층간 절연막을 노출하는 것, 및 상기 희생 패턴들을 제거하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 종횡비가 큰 홀들을 형성하는 공정에서, 고 선택비를 갖는 제1 마스크 패턴들을 이용하여 셀 영역에서의 공정 마진을 증가시킬 수 있다. 동시에, 주변회로 영역에서 높은 광 투과율을 갖는 키 마스크 패턴들을 이용하여 상부 레이어와 하부 레이어 사이의 정렬 및 오버레이가 용이하게 수행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 11b는 각각 도 2a 내지 도 11a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 8c는 도 8b의 A부분을 확대한 도면이다.
도 12는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다. 도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 11b는 각각 도 2a 내지 도 11a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 하부 구조체(100) 상에 층간 절연막(121)이 형성될 수 있다(S10). 상기 하부 구조체(100)은 반도체 기판, 반도체 소자들, 및 절연막들을 포함할 수 있다.
구체적으로, 상기 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판은 메모리 셀들이 형성되는 셀 영역(CR)과, 메모리 셀들을 제어하는 주변회로들이 형성되는 주변회로 영역(PR)을 포함할 수 있다. 상기 반도체 소자들은 일 예로, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 상기 셀 영역(CR)의 상기 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있고, MOS 트랜지스터의 소스/드레인 영역들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다.
상기 하부 구조체(100)의 최상층은 평탄화된 절연막들일 수 있다. 상기 절연막들은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 절연막들은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
상기 하부 구조체(100) 상에 상기 층간 절연막(121)이 형성되기 전에, 상기 주변회로 영역의 상기 하부 구조체(100)에 얼라인먼트 키들(alignment keys, 102) 및 제1 오버레이 키들(first overlay keys, 104)이 형성될 수 있다. 상기 얼라인먼트 키들 및 상기 제1 오버레이 키들을 형성하는 것은, 상기 주변회로 영역(PR)의 상기 하부 구조체(100)를 패터닝하는 것을 포함할 수 있다.
계속하여, 상기 하부 구조체(100) 상에 차례로 적층된 제1 몰드막(108), 제1 지지막(110), 제2 몰드막(112), 및 제2 지지막(114)이 형성될 수 있다. 더하여, 상기 제1 몰드막(108)과 상기 하부 구조체(100) 사이에 식각 정지막(106)이 형성될 수 있다. 차례로 적층된 상기 식각 정지막(106), 상기 제1 몰드막(108), 상기 제1 지지막(110), 상기 제2 몰드막(112), 및 상기 제2 지지막(114)은 상기 층간 절연막(121)으로 정의된다.
일 실시예에 따르면, 상기 제1 몰드막(108), 및 상기 제2 몰드막(112)은 실리콘 산화막으로 형성될 수 있다. 상기 식각 정지막(106)은 상기 하부 구조체(100) 최상부의 상기 평탄화된 절연막들 및 상기 제1 몰드막(108)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 식각 정지막(106)은 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다. 상기 제1 지지막(110) 및 상기 제2 지지막(114)은 상기 제1 및 제2 몰드막들(108 및 112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제1 및 제2 지지막들(110 및 114)은 SiN, SiCN, TaO, 및 TiO2 중 적어도 하나를 이용하여 형성될 수 있다. 일 실시예에 따르면, 상기 제2 지지막(114)은 상기 제1 지지막(110)과 실질적으로 동일한 두께를 갖거나, 상기 제1 지지막(110)보다 두꺼울 수 있다. 상기 식각 정지막(106), 상기 제1 몰드막(108), 상기 제1 지지막(110), 상기 제2 몰드막(112), 및 상기 제2 지지막(114)은 각각 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 증착 공정을 수행하여 형성될 수 있다.
상기 층간 절연막(121) 상에 제1 마스크 막(116)이 형성될 수 있다(S20). 상기 제1 마스크 막(116)은 상기 층간 절연막(121)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 제1 마스크 막(116)은 금속막으로 형성될 수 있다. 일 예로, 상기 제1 마스크 막(116)은 Al, Sc, Ti, Cr, Ni, Cu, Zn, Zr, Mo, Ru, Hf, Ta, W, Pt, La, 또는 이들의 합금을 포함할 수 있다. 상기 제1 마스크 막(116)은 일 예로, 스퍼터링 공정 등을 수행하여 형성될 수 있다.
상기 주변회로 영역(PR)의 상기 제1 마스크 막(116)을 패터닝하여 상기 층간 절연막(121)을 노출하는 트렌치들(118)이 형성될 수 있다(S30). 상기 트렌치들(118)은 상기 얼라인먼트 키들(102) 및 상기 제1 오버레이 키들(104)을 덮는 상기 층간 절연막(121)을 노출할 수 있다. 즉, 상기 트렌치들(118)은 상기 얼라인먼트 키들(102) 및 상기 제1 오버레이 키들(104)과 수직적으로 중첩되는 영역에 형성될 수 있다.
구체적으로, 상기 트렌치들(118)을 형성하는 것은, 상기 주변회로 영역(PR)의 상기 제1 마스크 막(116)을 패터닝하여 상기 트렌치들(118)의 제1 부분들(118a)을 형성하는 것, 및 상기 제1 부분들(118a)에 의해 노출된 상기 제2 지지막(114)의 상부를 식각하여 상기 트렌치들(118)의 제2 부분들(118b)을 형성하는 것을 포함할 수 있다. 즉, 상기 트렌치들(118)은 상기 제1 부분들(118a)과 상기 제2 부분들(118b)을 포함할 수 있다. 상기 식각 공정의 결과, 상기 트렌치들(118)은 상기 제2 지지막(114)을 노출할 수 있고, 상기 트렌치들(118)의 바닥면은 상기 제1 마스크 막(116)의 하면보다 낮게 형성될 수 있다. 일 실시예에 따르면, 상기 트렌치들(118)은 아래로 갈수록 좁은 폭을 가지도록 형성될 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 상기 트렌치들(118) 내에 키 마스크 패턴들(key mask patterns, 120)이 형성될 수 있다(S40). 상기 키 마스크 패턴들(120)을 형성하는 것은, 상기 제1 마스크 막(116) 상에 상기 트렌치들(118)을 채우는 제2 마스크 막을 형성하는 것, 및 상기 제1 마스크 막(116)이 노출될 때까지 상기 제2 마스크 막을 평탄화하는 것을 포함할 수 있다.
상기 키 마스크 패턴들(120)은 상기 층간 절연막(121)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있고, 상기 제1 마스크 막(116)과 서로 다른 물질을 포함할 수 있다. 상기 층간 절연막(121)에 대한 상기 제1 마스크 막(116)의 식각 선택성은 상기 층간 절연막(121)에 대한 상기 키 마스크 패턴들(120)의 식각 선택성보다 높을 수 있다. 더하여, 상기 키 마스크 패턴들(120)의 광 투과율은 상기 제1 마스크 막(116)의 광 투과율보다 높을 수 있다. 일 실시예에 따르면, 상기 키 마스크 패턴들(120)은 실리콘막을 이용하여 형성될 수 있다. 일 예로, 상기 키 마스크 패턴들(120)은 단결정 실리콘막, 다결정 실리콘막, 및 불순물(일 예로, 보론(B), 탄소(C), 질소(N) 등)이 도핑된 실리콘막 중 적어도 하나를 이용하여 형성될 수 있다.
상기 제1 마스크 막(116)의 제1 두께(T1)는 상기 제1 마스크 막(116)의 상면과 하면 사이의 거리로 정의되고, 상기 키 마스크 패턴들(120)의 제2 두께(T2)는 상기 키 마스크 패턴들(120)의 상면과 하면 사이의 거리로 정의된다. 일 실시예에 따르면, 상기 키 마스크 패턴들(120)의 상면은 상기 제1 마스크 막(116)의 상면과 공면을 이룰 수 있고, 상기 키 마스크 패턴들(120)의 하면의 높이는 상기 제1 마스크 막(116)의 하면의 높이보다 낮을 수 있다. 즉, 상기 키 마스크 패턴들(120)의 제2 두께(T2)는 상기 제1 마스크 막(116)의 제1 두께(T1)보다 두꺼울 수 있다.
상기 제1 마스크 막(116) 및 상기 키 마스크 패턴들(120) 상에 예비 마스크 패턴들(122)이 형성될 수 있다. 상기 예비 마스크 패턴들(122)은 상기 셀 영역(CR)에서 홀들이 형성될 영역을 정의하고, 상기 제1 마스크 막(116)의 상면을 노출하는 예비 개구부들(124), 및 상기 주변회로 영역(PR)에서 상기 제1 오버레이 키들(104)과 수직적으로 중첩하고, 상기 키 마스크 패턴들(120)의 상면을 노출하는 제2 오버레이 키들(second overlay keys, 126)을 포함할 수 있다.
구체적으로, 상기 예비 마스크 패턴들(122)을 형성하는 것은, 상기 제1 마스크 막(116) 및 상기 키 마스크 패턴들(120) 상에 예비 마스크 막을 형성하는 것, 노광 및 현상 공정을 수행하여 상기 예비 마스크 막 상에 포토 레지스트 패턴들을 형성하는 것, 및 상기 포토 레지스트 패턴들을 이용하여 상기 예비 마스크 막을 식각하는 것을 포함할 수 있다.
상기 예비 마스크 막은 상기 제1 마스크 막(116) 및 상기 키 마스크 패턴들(120)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 예비 마스크 막은 실리콘 산화막을 포함할 수 있다.
상기 예비 마스크 패턴들(122)을 형성하기 위한 노광 및 현상 공정 동안, 상기 키 마스크 패턴들(120)을 통하여 상기 포토 레지스트 패턴들과 상기 하부 구조체(100) 사이의 정렬 및 오버레이가 이루어질 수 있다. 즉, 상기 노광 및 현상 공정 동안, 상기 키 마스크 패턴들(120)을 통해 상기 하부 구조체(100) 상의 얼라인먼트 키들(102)이 인지(detect)되어 상기 포토 레지스트 패턴들과 상기 하부 구조체(100) 사이의 정렬이 이루어질 수 있다. 더하여, 상기 키 마스크 패턴들(120)을 통해 상기 하부 구조체(100) 상의 제1 오버레이 키들(104)이 인지(detect)되어, 상기 제2 오버레이 키들(126)이 상기 제1 오버레이 키들(104)에 수직적으로 중첩되도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 키 마스크 패턴들(120)은 상기 얼라인먼트 키들(102) 및 상기 제1 오버레이 키들(104)과 수직적으로 중첩되는 영역에 선택적으로 형성될 수 있다. 상기 키 마스크 패턴들(120)은 상기 제1 마스크 막(116)보다 높은 광 투과율을 가지므로, 상기 예비 마스크 패턴들(122)이 형성되는 공정에서, 상기 하부 구조체(100)의 패턴들과 상기 예비 마스크 패턴들(122) 사이의 정렬 및 오버레이가 용이하게 이루어질 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 상기 예비 마스크 패턴들(122)을 식각 마스크로 상기 제1 마스크 막(116)을 식각하여 제1 마스크 패턴들(128)이 형성될 수 있다(S50). 상기 제1 마스크 패턴들(128)은 상기 셀 영역(CR)에서 홀들이 형성될 영역을 정의하는 개구부들(130)을 가질 수 있다. 상기 개구부들(130)은 상기 제2 지지막(114)의 상면을 노출할 수 있다. 상기 식각 공정 동안, 상기 주변회로 영역(PR)의 상기 제2 오버레이 키들(126)에 의해 노출된 상기 키 마스크 패턴들(120)의 일부가 리세스될 수 있다. 이하에서, 상기 제1 마스크 패턴들(128) 및 상기 키 마스크 패턴들(120)은 마스크 구조체(MS)로 정의된다. 일 실시예에 따르면, 상기 식각 공정 후, 상기 마스크 구조체(MS) 상에 상기 예비 마스크 패턴들(122)의 일부가 남을 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 상기 층간 절연막(121) 내에 상기 층간 절연막(121)을 관통하여 상기 하부 구조체(100)를 노출하는 홀들(132)이 형성될 수 있다(S60). 평면적 관점에서, 상기 홀들(132)은 상기 셀 영역(CR)의 상기 하부 구조체(100) 상에 이차원적으로 배치될 수 있다. 상기 홀들은, 도 5a에 도시된 바와 같이, 평면적 관점에서 행 방향 및 열 방향으로 배열될 수 있다. 이와 달리, 상기 홀들(132)은 평면적 관점에서 지그재그 형태로 배열될 수도 있다.
상기 홀들(132)을 형성하는 것은, 상기 마스크 구조체(MS)를 식각 마스크로 상기 층간 절연막(121)을 식각하는 것을 포함할 수 있다. 구체적으로, 상기 마스크 구조체(MS)를 식각 마스크로 하여, 상기 제2 지지막(114), 상기 제2 몰드막(112), 상기 제1 지지막(110), 및 상기 제1 몰드막(108)이 순차로 이방성 식각될 수 있다. 더하여, 상기 식각 공정 동안, 과식각(over etch)에 의해 상기 식각 정지막(106)이 제거되어 상기 하부 구조체(100)의 상면이 노출될 수 있다. 상기 이방성 식각 공정의 결과, 상기 홀들(132)의 하부 폭은 상기 홀들(132)의 상부 폭보다 좁을 수 있다.
종횡비가 큰 상기 홀들(132)을 형성하기 위한 상기 식각 공정 동안, 상기 예비 마스크 패턴들(122)의 잔부가 제거될 수 있고, 상기 마스크 구조체(MS)의 상부가 식각될 수 있다.
먼저, 상기 식각 공정 동안, 상기 셀 및 주변회로 영역들(CR 및 PR)의 상기 제1 마스크 패턴들(128)의 상부가 식각될 수 있다. 이 경우, 로딩 효과(loading effect)에 의해 상기 주변회로 영역(PR)의 상기 제1 마스크 패턴들(128)의 식각량은 상기 셀 영역(CR)의 상기 제1 마스크 패턴들(128)의 식각량보다 작을 수 있다.
더하여, 상기 식각 공정 동안, 상기 주변회로 영역(PR)의 상기 키 마스크 패턴들(120)의 상부도 식각될 수 있다. 이 경우, 상기 층간 절연막(121)에 대한 상기 키 마스크 패턴들(120)의 식각 선택성이 상기 층간 절연막(121)에 대한 상기 제1 마스크 패턴들(128)의 식각 선택성보다 작음에도 불구하고, 로딩 효과에 의해 상기 주변회로 영역(PR)의 상기 키 마스크 패턴들(120)의 식각량은 상기 셀 영역(CR)의 상기 제1 마스크 패턴들(128)의 식각량보다 작을 수 있다. 또한, 상기 도 3b를 참조하여 설명한 바와 같이, 상기 키 마스크 패턴들(120)은 상기 제1 마스크 패턴들(128)보다 두꺼운 두께를 가지도록 형성될 수 있으므로, 상기 식각 공정 후 상기 키 마스크 패턴들(120)은 상기 층간 절연막(121) 상에 남아 상기 식각 공정으로부터 상기 층간 절연막(121)을 보호할 수 있다.
본 발명의 일 실시예에 따르면, 상기 층간 절연막(121)에 대하여 식각 선택성이 높은 제1 마스크 패턴들(128)을 이용함에 따라, 상기 셀 영역(CR)에서 종횡비가 큰 상기 홀들(132)을 형성하는 식각 공정의 공정 마진이 증가할 수 있다. 더하여, 상기 주변회로 영역(PR)에서 상기 키 마스크 패턴들(120)이 상기 제1 마스크 패턴들(128)보다 두껍게 형성됨에 따라, 상기 홀들(132)을 형성하는 식각 공정 동안 상기 키 마스크 패턴들(120)에 의해 덮인 상기 층간 절연막(121)이 보호될 수 있다.
도 6a, 및 도 6b를 참조하면, 상기 홀들(132) 내에 희생 패턴들(134)이 형성될 수 있다. 상기 희생 패턴들(134)을 형성하는 것은, 도 5a 및 도 5b를 참조하여 설명한 결과물 상에 상기 홀들(132)을 채우는 희생막을 형성하는 것, 및 상기 마스크 구조체(MS)가 노출될 때까지 상기 희생막을 평탄화하는 것을 포함할 수 있다. 상기 희생막은 일 예로, 탄소를 함유하는 산화막(SOH)일 수 있다. 일 실시예에 따르면, 상기 희생막을 평탄화하는 것은 에치백(etch back) 공정을 이용하여 수행될 수 있다. 이 경우, 상기 희생 패턴들(134)의 상부를 과식각하여 상기 희생 패턴들(134)이 상기 홀들(132)내에 국소적으로 형성될 수 있다.
도 7a, 및 도 7b를 참조하면, 먼저, 상기 마스크 구조체(MS)가 제거될 수 있다. 일 예로, 상기 마스크 구조체(MS)는 건식 식각 공정을 수행하여 제거될 수 있다. 상기 식각 공정은, 상기 층간 절연막(121)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 홀들(132)은 상기 희생 패턴들(134)에 의해 보호될 수 있다. 이 후, 상기 희생 패턴들(134)은 에싱 및 스트립 공정 등을 수행하여 제거될 수 있다.
상기 희생 패턴들(134)이 제거된 결과물 상에, 상기 홀들(132)을 채우는 도전막(136)이 형성될 수 있다. 상기 도전막(136)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전막(136)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 상기 도전막(136)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상기 도전막(136)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상기 도전막(136)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
상기 도전막(136)은, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 일 실시예에 따르면, 상기 도전막(136)은, 도 7b에 도시된 바와 같이, 상기 홀들(132)을 완전히 채우도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 도전막(136)은 상기 홀들(132)의 내벽을 컨포말하게 덮도록 형성될 수 있다.
도 8a, 및 도 8b를 참조하면, 상기 홀들(132) 내에 하부 전극들(140)이 형성될 수 있다. 상기 하부 전극들(140)을 형성하는 것은 상기 제2 지지막(114)이 노출될 때까지 상기 도전막(136)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은, 일 예로, 에치 백 공정(Etch Back)일 수 있다. 상기 평탄화 공정에 의해 상기 하부 전극들(140)은 상기 홀들(132) 내에 국소적으로 형성될 수 있고, 서로 분리될 수 있다. 일 실시예에 따르면, 상기 평탄화 공정 동안 상기 하부 전극들(140)의 상면이 리세스되어, 상기 하부 전극들(140)의 상면의 높이는 인접하는 상기 층간 절연막(121)의 상면의 높이보다 낮게 형성될 수 있다.
일 실시예에 따르면, 상기 하부 전극들(140)은, 도 8b에 도시된 바와 같이, 필라(pillar) 형태로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 하부 전극들(140)은 중공의 실린더 형태로 형성될 수 있다.
도 8c는 도 8b의 A부분을 확대한 도면이다. 도 8c를 참조하면, 도 2b를 참조하여 설명한 바와 같이, 상기 트렌치들(118)의 상기 제2 부분들(118b)은 경사진 측벽들을 가질 수 있다. 일 실시예에 따르면, 상기 제2 부분들(118b)의 하부 폭은 상기 제2 부분들(118b)의 상부 폭보다 작을 수 있다. 이에 따라, 상기 평탄화 공정 동안 상기 도전막(136)을 과식각함으로써, 상기 제2 부분들(118b)의 양 측벽들 상에 형성된 상기 도전막(136)이 완전히 제거될 수 있다.
도 9a, 및 도 9b를 참조하면, 도 8b의 결과물 상에 지지 패턴들의 평면 형태를 정의하는 지지 마스크 패턴들(142)이 형성될 수 있다. 상기 지지 마스크 패턴들(142)은 실리콘 산화막을 이용하여 형성될 수 있다. 일 실시예에 따르면, 상기 지지 마스크 패턴들(142)은 이웃하는 적어도 두 개의 상기 하부 전극들(140)을 연결하도록 형성될 수 있다. 상기 지지 마스크 패턴들(142)을 식각 마스크로 상기 제2 지지막(114)을 식각하여 제2 지지 패턴들(144)이 형성될 수 있다. 상기 제2 지지 패턴들(144)은 상기 제2 몰드막(112)의 상면을 노출시킬 수 있다.
도 10a, 및 도 10b를 참조하면, 등방성 식각 공정을 수행하여 상기 지지 마스크 패턴들(142) 및 상기 제2 몰드막(112)이 모두 제거될 수 있다. 이에 따라, 상기 제1 지지막(110)의 상면과 상기 하부 전극들(140)의 상부 측벽들이 노출될 수 있다. 계속하여, 상기 제2 지지 패턴(144)에 대하여 에치 백 공정이 수행될 수 있다. 이 경우, 상기 제2 지지 패턴(144)의 상부가 전면적으로 식각됨과 동시에 상기 제2 지지 패턴(144)에 의해 노출되는 상기 제1 지지막(110)이 식각되어 제1 지지 패턴들(146)이 형성될 수 있다. 상기 제1 지지 패턴들(146)은 상기 제2 지지 패턴(144)과 수직적으로 중첩될 수 있다. 일 실시예에 따르면, 상기 제2 지지막(114)의 두께는 상기 제1 지지막(110)의 두께보다 두꺼우므로, 상기 제1 지지 패턴들(146)의 형성 공정 동안, 상기 제2 지지 패턴들(144)은 모두 제거되지 않고 소정의 두께로 남을 수 있다. 더하여, 상기 식각 공정에 의해, 상기 제1 몰드막(108)의 상면이 노출될 수 있다.
도 11a, 및 도 11b를 참조하면, 등방성 식각 공정을 수행하여, 상기 제1 몰드막(108)이 모두 제거될 수 있다. 이에 따라, 상기 하부 전극들(140)의 하부 측벽들과 상기 식각 정지막(106)의 상면이 노출될 수 있다. 상기 제1 몰드막(108)이 제거된 결과물 상에 유전막(148)이 형성될 수 있고, 상기 유전막(148) 상에 상부 전극(150)이 차례로 형성될 수 있다.
상기 유전막(148)은 일 예로, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 상기 상부 전극(150)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(190)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
상기 유전막(148) 및 상기 상부 전극(150)은 일 예로, 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
본 발명의 개념에 따르면, 상기 셀 영역(CR)의 상기 층간 절연막(121) 내에 종횡비가 큰 상기 홀들(132)을 형성하는 경우, 상기 층간 절연막(121)에 대하여 식각 선택성이 높은 제1 마스크 패턴들(128)을 이용함에 따라 상기 식각 공정의 공정 마진이 증가할 수 있다. 더하여, 상기 주변회로 영역(PR)의 상기 얼라인먼트 키들(102) 및 상기 제1 오버레이 키들(104)과 수직적으로 중첩되는 영역에, 상기 키 마스크 패턴들(120)이 선택적으로 형성될 수 있다. 상기 키 마스크 패턴들(120)은 상기 제1 마스크 패턴들(128)보다 높은 광 투과율을 가지므로, 상부 레이어와 하부 레이어 사이의 정렬 및 오버레이가 용이하게 이루어질 수 있다. 즉, 종횡비가 큰 상기 홀들(132)을 형성하는 공정에서, 고 선택비를 갖는 상기 제1 마스크 패턴들(128)을 이용하여 공정 마진을 증가시킴과 동시에, 높은 광투과율을 갖는 상기 키 마스크 패턴들(120)을 이용하여 상부 레이어와 하부 레이어 사이의 정렬 및 오버레이가 용이하게 수행될 수 있다.
또한, 상기 주변회로 영역(PR)에서 상기 키 마스크 패턴들(120)이 상기 제1 마스크 패턴들(128)보다 두껍게 형성됨에 따라, 상기 홀들(132)을 형성하는 식각 공정 동안 상기 키 마스크 패턴들(120)에 의해 덮인 상기 층간 절연막(121)이 보호될 수 있다.
도 12는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 13은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 하부 구조체 102: 얼라인먼트 키들
104, 126: 오버레이 키들 106: 식각 정지막
108, 112: 몰드막들 110, 114: 지지막들
121: 층간 절연막 118: 트렌치들
118a: 제1 부분들 118b: 제2 부분들
116: 제1 마스크 막 120: 키 마스크 패턴들
122: 예비 마스크 패턴들 124: 예비 개구부들
128: 제1 마스크 패턴들 130: 개구부들
MS: 마스크 구조체 132: 홀들
134: 희생 패턴들 136: 도전막
140: 하부 전극들 142: 지지 마스크 패턴들
144, 146: 지지 패턴들 148: 유전막
150: 상부 전극

Claims (10)

  1. 셀 영역 및 주변회로 영역을 포함하는 하부 구조체 상에 층간 절연막을 형성하되, 상기 하부 구조체는 상기 주변회로 영역 상의 얼라인먼트 키들 및 제1 오버레이 키들을 포함하는 것;
    상기 층간 절연막 상에 제1 마스크 막을 형성하는 것;
    상기 주변회로 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 트렌치들을 형성하는 것; 및
    상기 트렌치들 내에 키 마스크 패턴들을 형성하는 것을 포함하되,
    상기 트렌치들을 형성하는 것은, 상기 얼라인먼트 키들 및 상기 제1 오버레이 키들에 수직적으로 중첩되는 영역에서 상기 제1 마스크 막을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 키 마스크 패턴들을 형성하는 것은:
    상기 제1 마스크 막 상에 상기 트렌치들을 채우는 제2 마스크 막을 형성하는 것; 및
    상기 제1 마스크 막이 노출될 때까지 상기 제2 마스크 막을 평탄화하는 것을 포함하는 반도체 장치의 제조방법.
  3. 청구항 1에 있어서,
    상기 키 마스크 패턴들의 광 투과율은 상기 제1 마스크 막의 광 투과율보다 높은 반도체 장치의 제조방법.
  4. 청구항 3에 있어서,
    상기 제1 마스크 막은 금속막을 포함하는 반도체 장치의 제조방법.
  5. 청구항 3에 있어서,
    상기 키 마스크 패턴들은 실리콘막을 이용하여 형성되는 반도체 장치의 제조방법.
  6. 청구항 1에 있어서,
    상기 트렌치들을 형성하는 것은:
    상기 제1 마스크 막을 패터닝하여 상기 층간 절연막의 상면을 노출하는 제1 부분들을 형성하는 것; 및
    상기 제1 부분들에 의해 노출된 상기 층간 절연막의 상부를 식각하여 제2 부분들을 형성하는 것을 포함하고,
    상기 트렌치들의 바닥면의 높이는 상기 제1 마스크 막의 하면의 높이보다 낮게 형성되는 반도체 장치의 제조방법.
  7. 청구항 1에 있어서,
    상기 키 마스크 패턴들은 상기 얼라인먼트 키들 및 상기 제1 오버레이 키들과 수직적으로 중첩하는 반도체 장치의 제조방법.
  8. 청구항 1에 있어서,
    상기 키 마스크 패턴들을 형성한 후, 상기 셀 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 개구부들을 갖는 제1 마스크 패턴들을 형성하는 것;
    상기 제1 마스크 패턴들을 식각 마스크로 상기 층간 절연막을 식각하여 상기 하부 구조체를 노출하는 홀들을 형성하는 것; 및
    상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 제거하는 것을 더 포함하는 반도체 장치의 제조방법.
  9. 청구항 8에 있어서,
    상기 홀들을 형성하는 것은, 상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 층간 절연막을 식각하는 것을 포함하는 반도체 장치의 제조방법.
  10. 청구항 8에 있어서,
    상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 제거하는 것은:
    상기 홀들을 채우는 희생 패턴들을 형성하는 것;
    상기 제1 마스크 패턴들 및 상기 키 마스크 패턴들을 식각하여, 상기 층간 절연막을 노출하는 것; 및
    상기 희생 패턴들을 제거하는 것을 포함하는 반도체 장치의 제조방법.
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